鄭小林，鄢佳文，胡 寧，楊 軍，楊 靜

（1.重慶大學(xué)生物工程學(xué)院，重慶 400030;2.重慶通信學(xué)院軍事信息工程系，重慶 400035）

0 引言

細(xì)胞電融合利用強(qiáng)電場誘導(dǎo)2個或者多個細(xì)胞通過無性方式融合［1］。融合子包含來自不同親代細(xì)胞的遺傳物質(zhì)，從而表現(xiàn)出新的遺傳特性。該方法有助于培養(yǎng)新的物種、品系或細(xì)胞工程產(chǎn)品。相對于生物誘導(dǎo)和化學(xué)誘導(dǎo)等傳統(tǒng)技術(shù)，細(xì)胞電融合效率較高、操作簡便、對細(xì)胞無毒害、便于觀察、適于儀器應(yīng)用和規(guī)范操作［2，3］，因此，這種融合也被廣泛應(yīng)用［4］。

傳統(tǒng)細(xì)胞電融合中的電融合槽盡管加工簡便，體積較大，一次可操作毫升級樣本，但電極間距較大（2～10 mm），需要幾百甚至上千伏電壓才足以產(chǎn)生103 V/cm量級的電場強(qiáng)度使細(xì)胞穿孔并融合［5］，這增加了信號源的制造難度與成本。而且，電融合槽中常選用平板電極［6］，電極間會形成大范圍的均勻電場。這一方面不利于細(xì)胞的精確控制，導(dǎo)致細(xì)胞通常以長鏈狀排隊(duì);另一方面，長鏈上各細(xì)胞間結(jié)合點(diǎn)的電場強(qiáng)度相同，電融合的幾率也相當(dāng)，從而產(chǎn)生大量難以后期應(yīng)用的多細(xì)胞融合子。

微流控技術(shù)可以通過減小電極間間距，在低電壓條件下實(shí)現(xiàn)強(qiáng)電場。這為細(xì)胞電融合技術(shù)向微型化、低電壓及低功耗方向發(fā)展奠定了基礎(chǔ)［7～9］。本文在前期研究基礎(chǔ)上，利用COMSOL Multiphysics軟件對芯片結(jié)構(gòu)進(jìn)行了仿真研究，特別分析了微電極陣列結(jié)構(gòu)參數(shù)對電場強(qiáng)度與分布的影響。在此基礎(chǔ)上獲得一種優(yōu)化的電極結(jié)構(gòu)，并利用SoI硅片加工制作。實(shí)驗(yàn)研究表明:在不超過20 V的電壓驅(qū)動下，芯片可以高效地實(shí)現(xiàn)細(xì)胞排隊(duì)、電穿孔及融合。

1 芯片結(jié)構(gòu)仿真與設(shè)計(jì)

微通道內(nèi)的電場強(qiáng)度與分布對細(xì)胞電融合有重要影響，而它又直接取決于微電極的結(jié)構(gòu)與排布。前期研究表明，交錯式微電極陣列有利于提高電融合效率，因此，本文建立了這種結(jié)構(gòu)模型（圖1），并重點(diǎn)討論了電極的結(jié)構(gòu)參數(shù)（微電極長度l，微電極寬度w，相對微電極間間距dy，相鄰微電極間間距dx）對電場強(qiáng)度及其分布的影響。同時，由于前期研究中在微通道轉(zhuǎn)角處存在細(xì)胞堵塞問題，本文設(shè)計(jì)了直列式微通道結(jié)構(gòu)，以期在這方面有所改進(jìn)。

圖1 交錯式微電極陣列結(jié)構(gòu)模型Fig 1 Interdigital microelectrodes array model

根據(jù)前期研究建立初始模型，l=20 μm，w=20 μm，dy=60 μm，dx=60μm。實(shí)驗(yàn)中，緩沖液電阻率為4 ×104Ω·m，電極電阻率為0.1 Ω· m。加載10 V的電信號后，得到微通道內(nèi)部電場分布，如圖2（b）。隨后改變上述4個參數(shù)，研究對電場強(qiáng)度的影響。

圖2 芯片模型與仿真Fig 2 Chip model and electric-field simulation

1.1 微電極長度l對電場強(qiáng)度的影響

仿真研究中，l從5～30 μm，以5 μm為間距變化。選取距離模型中2，3，4號微電極（圖1）5 μm的位置進(jìn)行采樣分析，獲得了電場強(qiáng)度分布曲線（圖3（a））。隨著電極長度l的增加，電場強(qiáng)度分布曲線的峰值也隨之增加，當(dāng)l增加到20μm后，峰值的增加就不再顯著。而兩電極之間區(qū)域的電場強(qiáng)度隨著l的增加而降低，表明電場分布的非均勻度增加了。因此，電極長度的增加有利于提高電極間的電場強(qiáng)度，也有利于提高電場分布的非均勻度。但是，l的增加將增大低電場區(qū)域的面積（該區(qū)域介電電泳力較小，無法驅(qū)動細(xì)胞），將造成更多的細(xì)胞落于該區(qū)域而無法參與排隊(duì)及電融合。因此，電極長度的選擇需要折中?？紤]到l＞20 μm后，電場的非均勻變化不顯著這一特點(diǎn)，在設(shè)計(jì)電極時，選擇l=20 μm。

1.2 微電極寬度w對電場強(qiáng)度的影響

微電極寬度的影響主要體現(xiàn)在:寬度越小，微電極高能量區(qū)域越集中，相應(yīng)地最大電場強(qiáng)度也越大。同樣位置的采樣分析表明，當(dāng)寬度w從10 μm增加到30 μm時，電場強(qiáng)度極大值從 2.03×105V/m降低到 1.74×105V/m（圖3（b））。隨著w的增加，其下降的速度逐漸減緩。因此，在設(shè)計(jì)微電極時可盡量減小電極寬度，進(jìn)而可在較低的驅(qū)動電壓下完成細(xì)胞電融合。但是，過窄的電極不利于細(xì)胞的穩(wěn)定吸附。因此，實(shí)驗(yàn)中選擇20 μm寬的電極。

1.3 相對微電極間間距dy對電場強(qiáng)度的影響

當(dāng)相對電極間間距dy自50 μm 變化至100 μm（10 μm增量）時，不同間距條件下電場分布類似，電場強(qiáng)度最大值Emax隨著dy的增加而減小（圖3（c））?？紤]到盡量在每個微電極上排列一對細(xì)胞，故在芯片設(shè)計(jì)中，應(yīng)該在保證電極間距大于4個細(xì)胞直徑之和的前提下，盡量減小相對電極間間距。

1.4 相鄰微電極間間距dx對電場強(qiáng)度的影響

在電極大小固定的情況下，電極間距縮小到一定程度后，相鄰電極間電場會產(chǎn)生相互干擾，進(jìn)而對溝道內(nèi)部電場分布產(chǎn)生影響。當(dāng)相鄰電極間距dx自20 μm變化至80 μm（10μm增量）時，隨著dx的增大，兩相鄰電極間的干擾逐漸減小。采樣點(diǎn)處的電場強(qiáng)度也隨之增大，特別是2，3，4號微電極位置的電場強(qiáng)度從1.70×105V/m增加到1.92×105V/m（圖3（d））。當(dāng)dx≥50μm時，dx增大對于最大電場強(qiáng)度的增加無顯著影響。結(jié)合不同dx條件下的電場分布，可以認(rèn)為dx=50 μm 是一個變化閾值，只要dx≥50 μm，相鄰電極間的干擾可忽略不計(jì)。

2 芯片的加工與封裝

在仿真獲得的直列式交錯微電極陣列優(yōu)化結(jié)構(gòu)參數(shù)（l=20 μm，w=20 μm，dy=60 μm，dx=60 μm）基礎(chǔ)上，利用SoI硅片［10］加工了實(shí)驗(yàn)芯片。

2.1 芯片材料的選擇

SoI硅片的底層硅將為芯片提供有效的機(jī)械支撐;SiO2絕緣層將為頂層硅（微電極陣列）層提供良好的電絕緣特性;頂層低阻硅將用于構(gòu)造微電極陣列結(jié)構(gòu)，同時，微電極陣列也將形成微通道的側(cè)壁。此外，雖然SoI硅片的底層硅經(jīng)過離子注入提高了電導(dǎo)率（0.1 Ω/m），但為保證良好的電導(dǎo)性，在低阻硅上還覆蓋了一層鋁導(dǎo)電層。最后，為了保證芯片在電場及緩沖液浸泡下的可靠性與穩(wěn)定性，選用SiO2在鋁導(dǎo)電層表面形成一層保護(hù)層，提高芯片的抗氧化、抗腐蝕能力。

圖3 芯片的結(jié)構(gòu)參數(shù)對電場強(qiáng)度的影響Fig 3 Influence of the chip structure parameters on the electric-field intensity

2.2 芯片的加工

采用光刻與干法蝕刻加工芯片，具體流程為:磁控濺射在SoI硅片的頂層低阻硅表面形成一層2 μm厚的鋁膜;通過光刻/腐蝕工藝刻蝕鋁膜，形成一層與微電極陣列對應(yīng)的鋁引線層，它將大大降低微電極陣列的電阻率，避免因自身電阻帶來的電壓降問題，保證各微電極區(qū)域電場強(qiáng)度的一致性;采用PECVD工藝在鋁膜表面形成一層厚度為500 nm的SiO2絕緣膜，SiO2良好的抗氧化、抗腐蝕性能，有助于保護(hù)鋁引線層，提高芯片的穩(wěn)定性和可靠性;通過干法刻蝕SiO2絕緣膜，形成與微電極陣列一致的SiO2絕緣層;以SiO2絕緣層為掩模，使用干法刻蝕頂層低阻硅，形成微電極陣列與微通道結(jié)構(gòu)。

2.3 芯片的封裝

利用金屬管殼封裝加工好的芯片裸片（圖4（a）），微電極陣列的引線點(diǎn)和管殼的連接點(diǎn)采用φ=75 μm的金絲實(shí)現(xiàn)電氣連接（圖4（b））。實(shí)驗(yàn)前，用PDMS對金絲進(jìn)行絕緣與保護(hù)處理。同時，制備一塊與芯片大小相對應(yīng)的PDMS蓋片，在對應(yīng)微通道進(jìn)、出樣口的區(qū)域打孔（φ=1 mm）用于樣本液進(jìn)出芯片。

圖4 細(xì)胞電融合芯片F(xiàn)ig 4 Cell-electrofusion chip

3 細(xì)胞排隊(duì)、融合實(shí)驗(yàn)

3.1 實(shí)驗(yàn)流程

將實(shí)驗(yàn)對象細(xì)胞離心后，利用PM緩沖液清洗3次，加入少量PM緩沖液將細(xì)胞調(diào)整到4×106/mL;隨后利用微量注射器將細(xì)胞懸浮液經(jīng)導(dǎo)管注入微通道中;加載排隊(duì)信號（正弦信號，頻率 1 MHz，Vp～p=3 V）;30 s后加載電壓脈沖信號［11］（方波脈沖信號，脈寬為 50 μs，脈沖間隔為 1 s，V=9～15 V）;然后加載低強(qiáng)度的排隊(duì)信號，維持細(xì)胞緊密接觸以提高融合效率。

3.2 排隊(duì)實(shí)驗(yàn)結(jié)果

當(dāng)加載排隊(duì)信號后，交錯式齒狀微電極陣列結(jié)構(gòu)所形成的非均勻電場將產(chǎn)生一定的電場梯度。這種條件下，細(xì)胞可以看著一個電介質(zhì)小球，會受到介電電泳力［12］的作用。由于PM緩沖液的離子濃度低于細(xì)胞內(nèi)液離子濃度，因此，細(xì)胞將受到正向介電電泳力的作用，向高強(qiáng)度電場（靠近微電極）區(qū)域運(yùn)動，在微電極上吸附并排列成細(xì)胞珠串。通過電壓控制，大部分細(xì)胞能形成兩兩排隊(duì)（圖5）。

圖5 HEK293細(xì)胞排隊(duì)Fig 5 Cell alignment of the HEK293

3.3 融合實(shí)驗(yàn)結(jié)果

當(dāng)加載低壓脈沖信號后，在強(qiáng)電場作用下，兩細(xì)胞的連接處會發(fā)生可逆性電穿孔。在持續(xù)加載的低強(qiáng)度排隊(duì)信號作用下，介電電泳力將保持兩細(xì)胞緊密接觸，進(jìn)而使電穿孔區(qū)域的細(xì)胞膜發(fā)生重構(gòu)，建立連接通道，兩細(xì)胞的胞內(nèi)物質(zhì)發(fā)生交換，最終形成一個完整的融合子（圖6）。

圖6 融合信號加載后不同時間點(diǎn)HEK293細(xì)胞的融合情況Fig 6 Fusion of the HEK293 at different time scales after pulses loading

4 結(jié)論

在前期研究基礎(chǔ)上，仿真研究了微電極陣列幾何參數(shù)與電場強(qiáng)度的關(guān)系。結(jié)果表明:微電極長度、寬度、相鄰及相對電極間距非常重要。同時，設(shè)計(jì)了直列式微通道結(jié)構(gòu)，避免了轉(zhuǎn)角處的細(xì)胞堆積問題。利用SoI硅片加工了細(xì)胞電融合芯片，通過濺射鋁引線層和增加SiO2絕緣層處理分別提高了芯片的電導(dǎo)性和抗氧化、抗腐蝕能力，保證了芯片內(nèi)部電場分布的一致性和芯片的可靠性。實(shí)驗(yàn)結(jié)果表明:芯片能夠以較高效率形成兩兩排隊(duì)。借助于微電極間較短的間距，能夠在低壓電脈沖下形成高強(qiáng)度電場，并成功誘導(dǎo)細(xì)胞電融合。該方法融合效率較高，可以達(dá)到35%。

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