馬敬敏

（渤海大學 數(shù)理學院，遼寧 錦州121000）

循環(huán)碼又稱格雷碼[1-4]，特點是每一位代碼以固定的周期循環(huán)，循環(huán)碼計數(shù)時每次狀態(tài)轉(zhuǎn)換只有一位發(fā)生變化，可靠性高。

以可編程同步二進制加法計數(shù)器74LS161的狀態(tài)輸出量Q3Q2Q1Q0為基礎(chǔ)定義循環(huán)碼計數(shù)器的狀態(tài)輸出量采用邏輯修改的方法進行改變計數(shù)規(guī)律的設計，可擴展專用集成電路的應用范圍并簡化循環(huán)碼計數(shù)器的設計過程。

1 可編程同步二進制計數(shù)器74LS161的功能

4位MSI可編程同步二進制加法計數(shù)器74LS161的真值表如表1所示[1-2]。其中，EP、ET為計數(shù)控制端，為預置數(shù)控 制 端 ，D3、D2、D1、D0為 預 置 數(shù) 輸入端 ，為 異 步 置 零 控 制端，CP 為計數(shù)脈沖輸入端，Q3、Q2、Q1、Q0為狀態(tài)輸出端，C 為進位輸出端，“×”表示任意值。

表1 74LS161可編程度數(shù)器的真值表Tab.1 Truth table of 74LS161 programmable counter

圖1 4位二進制加法計數(shù)器74LS161的狀態(tài)圖Fig.1 The state diagram of 4-bit binary up counter 74LS161

2 基本原理及設計方法

設4位循環(huán)碼計數(shù)器的狀態(tài)輸出量為、、、，狀態(tài)圖如圖2所示。

圖2 4位循環(huán)碼計數(shù)器的狀態(tài)圖Fig.2 The state diagram of 4-bit cyclic code counter

基于可編程計數(shù)器74LS161進行循環(huán)碼計數(shù)器設計，用邏輯修改[4-5]的方法修改已有計數(shù)器的計數(shù)規(guī)律為循環(huán)碼，以74LS161已有的狀態(tài)輸出量Q3Q2Q1Q0為輸入變量定義循環(huán)碼計數(shù)器的狀態(tài)輸出量，函數(shù)關(guān)系為邏輯修改的真值表如表2所示。

表2 二進制計數(shù)修改為循環(huán)碼計數(shù)的真值表Tab.2 Truth table of binary counting code modifying to cyclic code count

圖 3 Q3′Q2′Q1′Q0′的卡諾圖及化簡Fig.3 Karnaugh map and simplification ofQ3′Q2′Q1′Q0′

3 結(jié)束語

圖4 74LS161構(gòu)成循環(huán)碼計數(shù)器的邏輯圖Fig.4 Logic diagram of 74LS161 constitute a cyclic code counter

基于可編程計數(shù)器74LS161的循環(huán)碼計數(shù)器設計，提出了從現(xiàn)成的函數(shù)出發(fā)實現(xiàn)待求函數(shù)的采用MSI器件設計循環(huán)碼計數(shù)器的方法，可擴展專用集成電路的應用范圍并簡化循環(huán)碼計數(shù)的設計過程，具有實際應用意義。

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