中州大學工程技術學院 時 偉

周口師范學院物理與電子工程系 周子昂

1.引言

在絕大部分電路系統(tǒng)設計中，振蕩器是不可或缺的單元電路，用以提供時鐘或定時信號[1]。本文介紹一種基于在系統(tǒng)可編程模擬器件ispPAC20的單片集成振蕩器的設計方法，集成電路內的參數具有良好的一致性且受溫度影響小，與由分立模擬元件構成傳統(tǒng)振蕩器相比，具有開發(fā)速度快、穩(wěn)定性高、使用靈活和集成度高等優(yōu)勢。

ispPAC20（in-system Programmable Analog Circuit）是美國Lattice半導體公司推出的可編程產品，該芯片具有在系統(tǒng)可編程技術的優(yōu)勢和特點，設計人員可通過開發(fā)軟件在計算機上快速、便捷地進行模擬電路設計與修改，對電路的特性可進行仿真分析，然后用編程電纜將設計方案下載到芯片當中[2]。同時還可以對已經裝配在印刷線路板上的目標芯片進行校驗、修改或者重新設計，其開發(fā)軟件為PAC Designer。本文所設計電路實現(xiàn)的頻率可調范圍在0.3KHz至31KHz，可通過外接存儲器芯片或在系統(tǒng)配置振蕩器輸出頻率，具有較高的靈活性，可作為單元電路直接應用于中低頻數?；旌想娐废到y(tǒng)之中，具有一定的實用價值。

2.ispPAC20的芯片結構

ispPAC20芯片由兩個基本單元電路PAC塊、兩個比較器、一個8位的DAC轉換器、配置存儲器、參考電壓、自校正單元、模擬布線池和ISP接口等單元電路組成，其芯片內部結構如圖1所示。

其中，兩個比較器CP1和CP2為可編程差分輸入形式，當同相輸入電壓相對反向輸入電壓為正時，比較器的輸出為高電平，反之為低電平。比較器CP1的輸出可編程為直接輸出或以PC為時鐘的寄存器輸出模式，且CP1和CP2的輸出端CP1OUT和CP2OUT可通過窗口控制在WINDOW端輸出信號，窗口控制可編程為異或操作（XOR）模式或觸發(fā)器操作（Flip-Flop）模式。

PACblock1由兩個儀用放大器IA1和IA2、一個輸出放大器OA1、反饋電阻和電容構成差分輸入和輸出的基本單元電路。其中，儀用放大器IA1的輸入端連接一個端口選擇器，并通過芯片外部引腳MSEL來控制；當MSEL分別為0和1時，a和b分別連接至IA1的輸入端。IA1和IA2的整數增益調范圍在-10～+10之間，電路輸入阻抗為109，共模抑制比為69dB。輸出放大器OA1中的反饋電阻RF可以編程為連通或斷開狀態(tài)，電容C有128種值供編程選擇。芯片中各基本單元通過模擬布線池實現(xiàn)互聯(lián)，以組成復雜模擬電路。

PACblock2與PACblock1的內部結構基本相同，但IA4本身可編程的負整數增益取值區(qū)間為[-10，-1]，同時對IA4設有極性控制端（Polarity Control）以控制其增益選擇。極性控制端可被編程為四種工作模式：固定模式、PC外接模式、觸發(fā)器模式和CP1OUT連接模式，控制方式如下。

（1）固定模式：IA4增益范圍為[-10，-1]；

（2）PC外接模式：通過芯片外部引腳PC來控制增益范圍，PC=1對應[-10，-1]，PC=0對應[1，10]；

（3）觸發(fā)器模式：需同時編程比較器窗口輸出控制端為觸發(fā)器模式，極性控制端通過內部通道連接至WINDOW端口，以控制IA4增益范圍；

（4）CP1OUT連接模式：極性控制端通過內部通道連接至CP1OUT端口，以控制IA4增益范圍。

圖1 ispPAC20內部結構

圖2 振蕩器的內部實現(xiàn)電路

圖3 振蕩器電路對應波形 圖4 輸出信號頻率F與DAC編碼輸入Code的關系曲線

DAC單元是一個8位的電壓輸出數模轉換器。接口方式可選擇為8位并行方式、串行JTAG尋址方式、串行SPI尋址方式。在串行方式中，數據的總長度為8為，D0為數據的首位，D7處于數據的末位。DAC的輸出是完全差分形式，可以與芯片內部的比較器或儀用放大器相連，也可以直接輸出。用戶可通過查詢芯片說明的編碼數據進行編程配置[3]。

另外，配置存儲器用于存放編程數據，參考電壓和自校正模塊完成電壓分配和校正功能。

3.可編程振蕩器電路的實現(xiàn)

以ispPAC20芯片構成單片集成可編程振蕩器電路內部連接，如圖2所示。其中虛線框部分構成壓控振蕩器電路，實現(xiàn)差分輸入的控制信號Uc對輸出信號頻率的控制；儀用放大器IA4的輸入被編程與DAC的差分輸出信號連接，從而通過對DAC的編程實現(xiàn)對輸出信號頻率的控制。

對于壓控振蕩器部分的編程設置和連接如下，在PACblock2中，儀用放大器IA4的輸入、增益和PC端分別編程至DAC Output、-1和觸發(fā)器模式，反饋電阻編程為開路，電容編程為61.59pF，以構成積分電路；比較器CP1和CP2連接為窗口比較器，閾值控制由內部參考電壓提供，此處編程連接至1.5V；WINDOW輸出端和CP1的輸出分別編程為觸發(fā)器模式和直接輸出模式；按照這種方式編程后，WINDOW輸出端將自動地通過內部通道連接至IA4的極性控制端。

DAC的編程范圍在0至255，對應的電壓輸出范圍為-3V至2.9766V；其中，當編程為128時輸出0V，考慮到實用性且保證壓控振蕩器能正常工作，選擇DAC的編程范圍在129至255，對應輸出電壓范圍在0.0234V至2.966V。

振蕩器電路正常工作時，對于已編程的DAC輸出電壓，周期性方波信號在WINDOW端輸出，其工作原理為：當極性控制端PC=0時，IA4的增益為正值，積分器進行正向積分運算，OA2的輸出電壓Vout2開始線性上升，當Vout2的值超過窗口比較器的上限閾值電壓1.5V時，CP1輸出高電平，CP2輸出低電平，使輸出端觸發(fā)器置位操作，WINDOW端輸出1；通過內部通道反饋，使得PC=1，從而IA4的增益變?yōu)樨撝担狗e分器開始反向積分，OA2的輸出電壓開始下降，當Vout2的值小于下限閾值電壓-1.5V時，使觸發(fā)器復位操作，WINDOW端輸出0，積分器再次開始正向積分。如此反復，WINDOW端的狀態(tài)不斷翻轉，輸出方波電壓，同時在OA2端輸出三角波電壓Vout2，對應波形如圖3所示。通過編程DAC可改變其轉換輸出電壓，從而改變積分器的積分時間，使得輸出信號頻率得以控制。

4.下載及測試分析

對目標芯片ispPAC20的編程下載可通過工具PAC Designer實現(xiàn)[4]，按照圖2所示的參數和連接方式將電路下載至ispPAC20后，對DAC在編碼區(qū)間[129,255]內分別產生的輸出信號頻率進行測量，數據整理后可得對應關系曲線，如圖4所示。

測試數據表明，在DAC在編碼區(qū)間[129，255]內（對應其轉換輸出電壓0.0234V-2.9766V），輸出信號的頻率與輸入保持良好的線性關系，實現(xiàn)的頻率可編程范圍在0.3KHz至31KHz，輸出信號的頻率曲線具有較好線性度，頻率間隔約為0.28KHz。

影響振蕩器頻率范圍的因素主要有比較器閾值電壓、積分電容和放大器增益。比較器閾值控制端可選擇編程至內部參考電壓1.5V或3V、端口IN3或CPIN接受外部調節(jié)電壓，積分電容的編程范圍為1.07pF至61.59pF，放大器整數增益范圍為1至10。對振蕩器輸出信號的低頻端拓展，可通過增加比較器閾值電壓或積分電容值來實現(xiàn)；通過減小積分電容和增加放大器增益可縮短積分時間，以實現(xiàn)高頻端拓展；經測試，高頻端拓展最高可達300kHz，但輸出頻率在50KHz以上時，輸出信號頻率的線性度顯著下降，這種現(xiàn)象主要由比較器的延時及放大器的非線性引起。

5.結束語

本文介紹了一種基于在系統(tǒng)可編程模擬器件ispPAC20的單片集成振蕩器設計方法，對頻率范圍的拓展做了分析，具有開發(fā)速度快、可靠性高、靈活性高等優(yōu)點。測試數據表明可實現(xiàn)的頻率范圍在0.3KHz至31KHz，可作為單元電路直接應用于中低頻數模混合電路系統(tǒng)之中，具有一定的實用價值。

[1]時偉,王福源,路鈴.基于CPLD的片內振蕩器設計[J].電子技術應用,2007,3:15-16.

[2]華成英.在系統(tǒng)可編程模擬器件簡介[J].電氣電子教學學報,2001,23(5):1-2.

[3]Lattice Semiconductor Co.ispPAC handbook[CD].Version 1.1,1999.

[4]李國洪,沈明山.可編程器件EDA技術與實踐[M].北京:機械工業(yè)出版社,2004:210-211.