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        SEM在半導體工藝研究中的應(yīng)用實例

        2012-07-02 05:45:08王嵩宇寧潤濤
        電子與封裝 2012年12期
        關(guān)鍵詞:鳥嘴氮化硅鍍膜

        王嵩宇,劉 劍,寧潤濤

        (中國電子科技集團公司第47研究所,沈陽 110032)

        1 引言

        掃描電子顯微鏡(SEM)誕生以來,漸已成為人們觀察和檢測各種材料的有力工具,尤其在微米、亞微米乃至納米領(lǐng)域。在20世紀90年代初,大規(guī)模特別是超大規(guī)模集成電路的研制及生產(chǎn)中,SEM是亞微米時代關(guān)鍵尺寸(CD)控制的主要儀器。SEM在獲取微觀失效證據(jù)方面作用突出,其報告在失效分析中不可替代。它是介于透鏡和光鏡之間的一種微觀形貌觀察手段,可直接利用樣品材料表面的物理特性進行微觀成像,具有較高的放大倍數(shù),有很大的景深,成像富有立體感,可直接觀察凹凸不平表面的細微結(jié)構(gòu)。

        2 原理

        SEM的基本工作原理是加速陰極所發(fā)射的電子束,聚焦后形成電子束流。這束高能電子束轟擊到樣品表面激發(fā)出各種信息,經(jīng)收集、放大后,就在熒屏上得到各種相應(yīng)的圖像。掃描電鏡主要利用二次電子像來作形貌觀察,其產(chǎn)生數(shù)量隨著原子序數(shù)的變化而變化,它主要取決于表面形貌。二次電子像可以觀察芯片表面金屬引線的短路、開路,剖面各層介質(zhì)的臺階形貌,還可用來作為圖形線條的尺寸測量等。很多電子元器件、集成電路及工藝的失效分析步驟都是首先借助SEM手段,對失效模式和機制作出基本的判定;即使不能立刻作出準確判斷,整體失效分析思路也會以掃描電鏡的分析結(jié)果為依托,并作為重要圖像及基本組份數(shù)據(jù)采集平臺,然后再借助于其他實驗手段確定失效模式和機理,并提出相應(yīng)的改進方法。

        圖1 電子束與物質(zhì)相互作用產(chǎn)生的信息

        表1 外延最大生長速度與晶向的關(guān)系

        3 方法

        掃描電鏡剖面分析技術(shù)應(yīng)用到集成電路的研制與生產(chǎn)中,必須根據(jù)不同的器件、不同的工藝情況,以確定相應(yīng)科學合理的樣品制備條件。下面將所應(yīng)用的關(guān)鍵技術(shù)手段介紹如下:

        首先根據(jù)要分析的位置,用金剛刀將樣品劃斷。如果在管芯中有多個重復單元,就應(yīng)該按解理方向進行解理,半導體樣品的斷口不僅要求準確,而且還需要進行相應(yīng)的綴飾,用以暴露所需要的結(jié)構(gòu)細節(jié)部分,在綴飾后要將表面或斷口清洗處理干凈,其主要目的就是最大限度地呈現(xiàn)樣品的特征信息。樣品大小必須適合設(shè)備專用樣品座尺寸,一般小樣品座直徑為3mm~5mm,大的樣品座直徑為Φ30mm~50mm,后者可以分別用來放置不同大小的樣品,樣品的高度也有限制,不同的設(shè)備有不同的要求,一般在5mm~10mm左右。

        掃描電鏡對樣品的基本要求是導電性良好,對于那些導電性較差的材料,需要先進行鍍膜處理,在材料表面形成一層導電薄膜,既可以避免電荷積累,影響圖像質(zhì)量,也可以防止試樣的熱損傷。鍍膜的方法有兩種,一是真空鍍膜,另一種是離子濺射鍍膜。離子濺射鍍膜方式裝置結(jié)構(gòu)簡單,使用方便,消耗貴金屬少,每次僅約幾毫克,濺射耗時短;而真空鍍膜方式則要半個小時以上。另外對同一種鍍膜材料來說,離子濺射鍍膜方式質(zhì)量好,能形成更細顆粒、更加致密、均勻且附著力更強的膜。

        4 應(yīng)用分析實例

        4.1 埋層漂移

        在雙極型集成電路中,為降低NPN管收集極的串聯(lián)電阻,都需要做N+埋層,而對于有縱向結(jié)構(gòu)PNP管的電路還要在N+埋層上做P型埋層。但是埋層圖形在形成外延后會產(chǎn)生漂移,這種現(xiàn)象將導致光刻隔離區(qū)時無法與埋層圖形對準,造成“隔不透”。外延漂移主要影響是在外延隔離上,造成島與島之間擊穿電壓為零,隔離不成功。發(fā)生埋層漂移時,部分埋層可能會與隔離槽發(fā)生短路。即使在隔離工藝正常完成的條件下,N+埋層也不易被隔離的P+擴透。因此,隔離槽底部仍有N+把相鄰的隔離相連,島與島之間擊穿電壓為零,產(chǎn)生未隔離透的現(xiàn)象。另外,反應(yīng)室型式、壓力,外延生長溫度、速率、厚度、硅源等都是影響埋層圖形漂移的因素,<100>比<111>晶相圖形畸變小。我們借助SEM剖面分析,確定埋層漂移的方向及距離,在光刻時根據(jù)這個結(jié)果對版圖進行修改,采用定向、定值套偏的方法,很好地解決了這個問題,從根本上提高了產(chǎn)品的成品率及可靠性。埋層漂移見圖2。其中照片(a)為未采用套偏時埋層與隔離的相對位置,照片(b)為套偏后埋層與隔離的相對位置。如果產(chǎn)品設(shè)計時埋層與隔離之間的尺寸寬余,可不必校正,正常的隔離工藝也不會造成埋層與隔離島相連。對于埋層與隔離之間尺寸要求苛刻的電路則必須采用埋層漂移套偏,否則會造成功能失效。

        圖2 SEM照片

        4.2 MEMS器件

        MEMS(微型機電系統(tǒng))是在半導體技術(shù)基礎(chǔ)上發(fā)展起來的一門新型科學技術(shù),涉及各學科的交叉以及多種工藝的應(yīng)用。MEMS電路大多數(shù)都是由復合薄膜構(gòu)成,通過薄膜腐蝕及犧牲層釋放實現(xiàn)。因為在工藝過程中產(chǎn)生殘余應(yīng)力,造成結(jié)構(gòu)形狀、尺寸發(fā)生變化,過大的殘余應(yīng)力致使MEMS器件發(fā)生翹曲破壞。因此,研究MEMS器件殘余應(yīng)力是相當重要的問題。圖3(a)是微橋電路,上部是橋面結(jié)構(gòu),下面是電路部分,該位置同時顯示了這兩部分結(jié)構(gòu),并且定位了因為殘余應(yīng)力斷裂開的懸臂梁,這在光學顯微鏡下是無法實現(xiàn)的。針對此問題的監(jiān)控進行了工藝改進,大大降低了去除犧牲層過程中殘余應(yīng)力的釋放,同時使懸臂梁的強度有了質(zhì)的提升,順利通過客戶驗收。對于MEMS工藝及器件的研究,SEM的高放大倍數(shù)和立體感極強的景深,是其他觀測設(shè)備無法比擬的。

        4.3 PBLOCOS技術(shù)

        PBLOCOS(硅局部選擇氧化法)的目的是在電路的場氧化工藝過程中減小“鳥嘴”長度,保證有源區(qū)的有效面積。隨著溝道長度的減小,器件有源區(qū)的尺寸也越來越小,用LOCOS(局部選擇氧化法)方法形成的有源區(qū)“鳥嘴”區(qū)相對太長,采用PBLOCOS工藝技術(shù)可以大幅度減小“鳥嘴”長度。在局部選擇氧化工藝中,利用氧在氮化硅中擴散緩慢,當硅表面有一層氮化硅時,無法生成二氧化硅,只在沒有氮化硅保護的區(qū)域生長了二氧化硅層。但氮化硅薄膜沉積在硅表面時會顯出較高的應(yīng)力,因此在它下面增加了一層用來緩解應(yīng)力的預氧層,預氧層越厚,傳給硅襯底表面并會引起晶格錯位的應(yīng)力越小,但氮化硅屏蔽氧化的作用也隨之降低。因為,這時橫向氧化作用加大,有源區(qū)的“鳥嘴”就變長。在PBLOCOS技術(shù)中,用多晶硅緩沖層取代大部分二氧化硅緩沖層,并用較厚的氮化硅層作屏蔽,可以取得較好的結(jié)果。選擇等平面氧化時,通常在氮化硅與硅之間預先熱生長一層薄二氧化硅,以防止氮化硅與硅之間的應(yīng)力失配導致表面缺陷。但這層二氧化硅在進行選擇氧化時,會產(chǎn)生橫向氧化,二氧化硅越厚,橫向產(chǎn)生的“鳥嘴”就越大。高壓低溫氧化能夠縮短氧化時間,降低氧化溫度,有利于減小“鳥嘴”。我們則是通過降低氮化硅厚度,或在氮化硅與預氧化層之間加一層多晶硅等方法,達到上述目的。參見圖3(b)、(c)。PBLOCOS技術(shù)與CMOS工藝兼容,完全可以應(yīng)用在CMOS工藝流程中。

        圖3 SEM照片2

        5 結(jié)束語

        隨著集成電路工業(yè)的發(fā)展,半導體元器件的可靠性問題已越來越引起人們的重視。對于科研生產(chǎn)來說,工藝及產(chǎn)品的失效分析具有非常重要的意義,SEM則是其中重要的技術(shù)手段,尤其在線檢測更是物盡其用。SEM常與其他分析技術(shù)結(jié)合使用,如EDX、FIB??梢源竽懙卦O(shè)想,隨著IC加工水平向90nm、65nm乃至量子器件的邁進,整合SEM、TEM、FIB功能的半導體加工設(shè)備一定會在不久的將來出現(xiàn)。積累SEM技術(shù)在IC元器件微觀結(jié)構(gòu)和失效機理方面的經(jīng)驗,在隱患的缺陷演變?yōu)閱栴}之前就加以解決,最大程度避免大規(guī)模的分析調(diào)查;可為產(chǎn)品設(shè)計、工藝控制等提供科學依據(jù),對于提高成品率、可靠性具有重要的意義。

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