周國(guó)娟，金紅莉，蘇福根

（1.北京經(jīng)濟(jì)管理職業(yè)學(xué)院 北京 102602；2.北京郵電大學(xué) 世紀(jì)學(xué)院，北京 102613）

運(yùn)動(dòng)控制即通過(guò)電機(jī)驅(qū)動(dòng)的執(zhí)行機(jī)構(gòu)對(duì)電機(jī)的轉(zhuǎn)速、轉(zhuǎn)矩以及轉(zhuǎn)角等加以控制，以使執(zhí)行機(jī)構(gòu)按照預(yù)定軌跡運(yùn)動(dòng)。運(yùn)動(dòng)控制技術(shù)是機(jī)器人、數(shù)控機(jī)床和生產(chǎn)加工自動(dòng)化等領(lǐng)域的關(guān)鍵技術(shù)，是一門融電子、計(jì)算機(jī)、控制和傳感器等多學(xué)科于一身的交叉技術(shù)。運(yùn)動(dòng)控制技術(shù)發(fā)展水平的高低標(biāo)志著一個(gè)國(guó)家工業(yè)現(xiàn)代化水平的高低。運(yùn)動(dòng)控制技術(shù)在我國(guó)的發(fā)展大致經(jīng)歷了基于大規(guī)模集成電路、基于單片微處理器、基于專用集成電路 ASIC（Application Specific Integrated Circuit）以及基于數(shù)字信號(hào)處理器（DSP）芯片幾個(gè)階段。筆者介紹一種基于DSP和現(xiàn)場(chǎng)可編程門陣列（FPGA）的運(yùn)動(dòng)控制器，該控制器充分發(fā)揮了DSP運(yùn)算速度快、兼容性好的優(yōu)勢(shì)，也利用了FPGA的高速并行處理的能力，具有信息處理能力強(qiáng)、模塊化程度高、編程容易、運(yùn)動(dòng)控制精度高等優(yōu)點(diǎn)。

1 整體方案介紹

文中設(shè)計(jì)的運(yùn)動(dòng)控制系統(tǒng)基于TI公司的DSP芯片TMS320F2812和ALTERA公司的FPGA芯片EP2C8Q208C。在本控制器中，DSP因?yàn)橛兄鴱?qiáng)大的信號(hào)處理能力和很高的運(yùn)算速度，主要用來(lái)完成多自由度靜態(tài)運(yùn)動(dòng)軌跡的計(jì)算或者運(yùn)動(dòng)軌跡的動(dòng)態(tài)規(guī)劃以及運(yùn)動(dòng)控制算法的實(shí)現(xiàn)。同時(shí)，DSP還可以通過(guò)PCI總線和PC機(jī)通信，以獲取控制參數(shù)。FPGA因?yàn)橛兄S富的內(nèi)部資源，高效的底層數(shù)據(jù)計(jì)算處理能力，且可以實(shí)現(xiàn)并行操作，因此用FPGA實(shí)現(xiàn)與各傳感器和電機(jī)驅(qū)動(dòng)器的接口，以及模擬各種專用電路或芯片，如模擬QEP編碼采樣電路對(duì)編碼器信號(hào)進(jìn)行解碼計(jì)數(shù)，或者實(shí)現(xiàn)步進(jìn)電機(jī)的脈沖發(fā)生等。此外，F(xiàn)PGA內(nèi)部有著豐富的RAM資源，可以用來(lái)存儲(chǔ)需要實(shí)時(shí)處理的大量數(shù)據(jù)資源。

一般的運(yùn)動(dòng)控制器多用來(lái)通過(guò)電機(jī)驅(qū)動(dòng)器驅(qū)動(dòng)步進(jìn)電機(jī)、直流或交流電機(jī)等原動(dòng)機(jī)，所以需要有相應(yīng)的脈沖信號(hào)輸出和模擬量信號(hào)輸出功能，其中脈沖信號(hào)輸出可以由FPGA在DSP的指令下，輸出PWM波，也可以由TMS320F 2812自帶的12路PWM專用發(fā)生電路發(fā)出；模擬信號(hào)則由掛在FPGA上的D/A芯片在發(fā)出。為了采集系統(tǒng)中傳感器的反饋和控制信號(hào)，控制器還應(yīng)該具有采集編碼器的差分編碼信號(hào)、以及進(jìn)行A/D采樣的功能，這些接口和底層數(shù)據(jù)的處理都由FPGA實(shí)現(xiàn)，F(xiàn)PGA只把包含位姿信息的最終結(jié)果發(fā)送給DSP進(jìn)行相應(yīng)的處理。

此外，該控制器還應(yīng)該包含有大量普通的輸入輸出端口，用來(lái)控制繼電器或者采集行程開關(guān)等開關(guān)量的輸入信號(hào)或者用來(lái)控制電機(jī)轉(zhuǎn)向，電磁閥開關(guān)等。圖1為系統(tǒng)總體框圖。

圖1 系統(tǒng)總體框圖Fig.1 System block diagram

2 具體模塊設(shè)計(jì)

2.1 DSP模塊設(shè)計(jì)

TMS320F2812是一塊專門用于電機(jī)運(yùn)動(dòng)控制的高性能的數(shù)字信號(hào)處理芯片，其內(nèi)部具有一個(gè)32位的硬件乘法器，可以在一個(gè)周期內(nèi)完成兩個(gè)32位數(shù)據(jù)的乘法，對(duì)于乘除法的計(jì)算效率遠(yuǎn)高于其他普通單片機(jī)。其核心電壓僅為1.8 V，I/O口輸入輸出標(biāo)準(zhǔn)電壓3.3 V，功耗很低。通過(guò)倍頻技術(shù)主頻最高可達(dá)150 MHz，且片內(nèi)含有128 K×16 b的片內(nèi)FLASH供編程使用。

DSP的重要功能之一是與上位機(jī)進(jìn)行通訊，接收上位機(jī)的運(yùn)動(dòng)軌跡數(shù)據(jù)及其他指令，并將傳感器的信號(hào)值反饋給上位機(jī)。DSP與上位機(jī)通訊可以根據(jù)需要選擇串口通訊方式、CAN總線通訊方式、PCI總線通訊方式等多種方式。其中以PCI總線方式的抗干擾能力最強(qiáng)，速度最快。TMS320F2812芯片自帶有CAN總線模塊，只需要配置響應(yīng)的CAN總線收發(fā)器即可實(shí)現(xiàn)通訊。在本設(shè)計(jì)中，DSP通過(guò)以太網(wǎng)控制器RTL8019AS與上位機(jī)通訊。RTL8019AS包含一個(gè)16 kB的SDRAM，DSP可將其視為自己的外部存儲(chǔ)器，對(duì)其進(jìn)行相應(yīng)的讀寫就完成了與上位機(jī)的數(shù)據(jù)交換。

直流伺服電機(jī)的驅(qū)動(dòng)多要求帶有死區(qū)的占空比可調(diào)的PWM信號(hào)，TMS320F2812內(nèi)部有兩個(gè)事件管理器，可以直接控制輸出12路PWM信號(hào)。用戶可通過(guò)設(shè)定PWM控制寄存器來(lái)設(shè)定PWM波的產(chǎn)生模式、占空比及死區(qū)時(shí)間。與傳統(tǒng)的用定時(shí)器中斷來(lái)產(chǎn)生PWM波的方式相比，通過(guò)事件管理器定時(shí)器硬件來(lái)產(chǎn)生PWM波不僅大大降低了編程的復(fù)雜性，也解放了寶貴的CPU資源，大幅度提升了該芯片應(yīng)用于電機(jī)控制時(shí)的性能。

通常情況下，運(yùn)動(dòng)控制系統(tǒng)需要完成位置環(huán)與速度環(huán)的雙閉環(huán)控制，進(jìn)行實(shí)時(shí)的PID計(jì)算與調(diào)節(jié)，還需要根據(jù)上位機(jī)的參數(shù)實(shí)時(shí)規(guī)劃運(yùn)動(dòng)路徑、速度等。這些任務(wù)自然都是交給擁有強(qiáng)大計(jì)算處理能力的DSP來(lái)完成的，而完成這些任務(wù)需要大量的程序存儲(chǔ)空間和數(shù)據(jù)存儲(chǔ)空間，盡管TMS320F2812內(nèi)部含有 18 K×16 b的 SARAM以及 128 K×16 b的FLASH，但依然顯得過(guò)小，因此為了提升系統(tǒng)性能，充分發(fā)揮DSP的優(yōu)勢(shì)，本系統(tǒng)為DSP外擴(kuò)了128 K×16 b的RAM和512 K×16 b的FLASH。

2.2 FPGA模塊設(shè)計(jì)

與DSP相比，F(xiàn)PGA在大數(shù)據(jù)量的底層數(shù)據(jù)并行處理上有明顯優(yōu)勢(shì)，且實(shí)時(shí)性好，而DSP的優(yōu)勢(shì)主要體現(xiàn)在復(fù)雜算法和浮點(diǎn)數(shù)運(yùn)算上[1]。FPGA內(nèi)部邏輯單元可以自由編程，使用非常靈活，可以編程模擬各種專用信號(hào)處理芯片，以及進(jìn)行信號(hào)采集后數(shù)據(jù)的初步處理。例如，可以用FPGA模擬DSP的QEP正交編碼電路，同時(shí)對(duì)多個(gè)編碼器的輸出脈沖進(jìn)行計(jì)數(shù)，并通過(guò)編碼器的返回值計(jì)算當(dāng)前的姿態(tài)和位置，只在規(guī)定的時(shí)間將當(dāng)前的姿態(tài)和位置信息反饋給DSP，從而大幅度的減少了DSP處理底層數(shù)據(jù)的工作量。

FPGA主要用來(lái)實(shí)現(xiàn)運(yùn)動(dòng)控制器的各種接口，以擴(kuò)展DSP的普通I/O口數(shù)量，并對(duì)采集的信號(hào)進(jìn)行初步的處理。在本系統(tǒng)中，F(xiàn)PGA負(fù)責(zé)對(duì)編碼器的反饋信號(hào)進(jìn)行采集分析，控制A/D轉(zhuǎn)換器對(duì)模擬量輸出的傳感器進(jìn)行信號(hào)采集，并將計(jì)算出的位姿信息傳輸給DSP。接受DSP的信號(hào)，輸出相應(yīng)的開關(guān)量或者控制相應(yīng)的D/A轉(zhuǎn)換器輸出模擬量電壓值。FPGA的選用應(yīng)考慮邏輯單元的數(shù)量、I/O口的數(shù)量是否夠用，與DSP的接口是否容易等，同時(shí)應(yīng)該考慮開發(fā)成本，不能一味的追求邏輯單元多、I/O口數(shù)量多的型號(hào)而造成浪費(fèi)?？紤]本設(shè)計(jì)中的應(yīng)用，選用Altera公司的CycloneⅡ系列的EP2C8Q208C8芯片。該芯片有138個(gè)I/O口和8256個(gè)邏輯單元，且I/O口電平與所選DSP芯片兼容，均為3.3 V，鏈接方便。該FPGA內(nèi)核采用1.2 V供電，具有低功耗的特點(diǎn)。

2.3 PCI總線模塊設(shè)計(jì)

DSP通過(guò)以太網(wǎng)控制器RTL8019AS與上位機(jī)相連，RTL8019AS除了含有通訊內(nèi)核外還含有16 kB的SDRAM，它和主機(jī)的接口有跳線模式、PnP模式和RT模式，接口復(fù)合Ethernet2和IEEE802.3標(biāo)準(zhǔn)。在本設(shè)計(jì)中，為了便于DSP的應(yīng)用，采用跳線的模式。連接時(shí)，DSP的16位數(shù)據(jù)總線與RTL8019AS的數(shù)據(jù)總線直接相連即可。RTL8019AS的片內(nèi)寄存器是通過(guò)其映射I/O口進(jìn)行訪問(wèn)的，實(shí)際連接時(shí)，如圖2所示，只需將SA0～SA9與DSP地址線相連，而SA10～SA19可直接接低電平[2]。

圖2 RTL8019AS與DSP接口Fig.2 Interface between RTL8019AS and DSP

RTL8019AS可以使用雙絞線作為傳輸介質(zhì)，為了消除因電路數(shù)字特性導(dǎo)致的高次諧波，可通過(guò)20F001N雙絞線驅(qū)動(dòng)器發(fā)送信號(hào)，20F001N為耦合隔離變壓器模塊。RTL8019AS與20F001N的連接如圖2所示。

2.4 DSP與FPGA接口設(shè)計(jì)

DSP與FPGA的接口有很多種實(shí)現(xiàn)方式，為了實(shí)現(xiàn)高速的數(shù)據(jù)交換，保障DSP與FPGA通訊的實(shí)時(shí)性，可以在FPGA內(nèi)部模擬一個(gè)雙口的RAM，這樣DSP只需要將FPGA作為自己的一個(gè)外部存儲(chǔ)器，在相應(yīng)的外部地址內(nèi)進(jìn)行數(shù)據(jù)的讀寫，就可以實(shí)現(xiàn)與FPGA的數(shù)據(jù)交換。這樣雖然可以保障數(shù)據(jù)通訊的速度，但是占用了大量的I/O口，而在本設(shè)計(jì)中，F(xiàn)PGA已經(jīng)完成的大部分?jǐn)?shù)據(jù)的底層處理，DSP只需要每隔一段時(shí)間讀取一下FPGA反饋回來(lái)的數(shù)據(jù)信息即可，需要傳輸?shù)臄?shù)據(jù)量并不大，實(shí)時(shí)性要求也不是非常高。因此采用SPI總線實(shí)現(xiàn)DSP與FPGA的通信即可，這樣即節(jié)省了并行數(shù)據(jù)通訊需要占用的大量I/O口資源，也使得層次結(jié)構(gòu)更為清晰，編程更加方便[3－4]。這需要將DSP芯片上的多通道緩沖串口配置為SPI主機(jī)模式，而FPGA中采用NIOS核可以實(shí)現(xiàn)SPI模塊的模擬，應(yīng)將FPGA模擬的SPI模塊設(shè)置為從機(jī)模式。

2.5 A/D，D/A模塊介紹

對(duì)于高精度的伺服控制系統(tǒng)而言，傳感器輸出信號(hào)的采樣精度直接決定了最后系統(tǒng)的控制精度。在高精度、高速度、高采樣范圍、高抗干擾性的要求下，DSP自帶只能對(duì)0～3 V信號(hào)采樣的12位A/D傳感器已經(jīng)無(wú)法滿足要求。為此，我們額外擴(kuò)展了2片AD1674專門用來(lái)進(jìn)行A/D采樣。AD1674是AD公司推出的一種12位帶并行接口的逐次逼近型模/數(shù)轉(zhuǎn)換芯片，可以對(duì)－10～+10 V信號(hào)進(jìn)行采樣。采樣頻率可達(dá)100 kHz，轉(zhuǎn)換時(shí)間為 10 μs，滿量程校準(zhǔn)誤差[5]僅為 0.125%。圖3為AD1674接線圖，其中REF IN管腳接基準(zhǔn)輸入電壓，通常可以將內(nèi)部的10 V基準(zhǔn)電壓接50 Ω電阻后接在這個(gè)管腳上；BIP OFF管腳為雙極電壓偏移量調(diào)整端，在雙極輸入時(shí)可以通過(guò)50 Ω電阻接在REF OUT端，若只是單級(jí)輸入，則可將其接模擬地。

圖3 AD1674接線圖Fig.3 Wiring diagram of AD1674

模擬信號(hào)輸出電路同樣采用AD公司的D/A轉(zhuǎn)換器AD667，它是具有2級(jí)緩沖器的12位D/A轉(zhuǎn)換芯片，功耗300 mW，建立時(shí)間只有3 μs。為了實(shí)現(xiàn)多電機(jī)的同步控制，可以將多路D/A芯片的控制信號(hào)連接與LDAC連接在一起，這樣當(dāng)所有的D/A芯片數(shù)據(jù)全部裝載完畢后，在同時(shí)打開控制信號(hào)，即可完成多路驅(qū)動(dòng)的同時(shí)控制。圖4為AD667用于雙極輸出時(shí)的接線圖，其接線方法與AD1674基本相同，REF IN管腳與BIP OFF管腳含義也與AD1674相同[6]。

圖4 AD667接線圖Fig.4 Wiring diagram of AD667

2.6 電源模塊設(shè)計(jì)

該運(yùn)動(dòng)控制器采用+5 V供電，而控制器實(shí)際需要的各種電壓值需要在內(nèi)部進(jìn)行相應(yīng)轉(zhuǎn)化得到?？刂破餍枰碾妷褐饕?3.3 V、1.8 V、1.2 V、±5 V 和±15 V。 其中的 3.3 V、1.8 V和1.2 V電壓可由線性穩(wěn)壓模塊穩(wěn)壓得到，主要用于給DSP和FPGA供電[7－8]。應(yīng)該注意到，TMS320F2812有上電順序要求，3.3 V電壓應(yīng)先于1.8 V內(nèi)核電壓上電，因此1.8 V電壓必須由3.3 V電壓穩(wěn)壓得到，并在1.8 V電壓與數(shù)字地之間上加10電容，以保證上電順序。AD667和AD1674芯片要求±15 V的模擬電壓，該電壓可由開關(guān)穩(wěn)壓得到，本設(shè)計(jì)中選用開關(guān)電源MC34063。在運(yùn)行過(guò)程中，高頻的數(shù)字信號(hào)會(huì)對(duì)模擬信號(hào)產(chǎn)生較大的干擾，為了增強(qiáng)系統(tǒng)的抗干擾能力，應(yīng)該對(duì)給數(shù)字電路供電的5 V和給模擬電路供電的5 V用DC/DC隔離后，在進(jìn)行相應(yīng)的電壓變換。

3 結(jié)束語(yǔ)

隨著機(jī)器人技術(shù)、多自由度伺服運(yùn)動(dòng)控制技術(shù)等機(jī)電一體化技術(shù)的不斷發(fā)展，機(jī)械系統(tǒng)對(duì)于運(yùn)動(dòng)軌跡、運(yùn)動(dòng)速度的控制要求越來(lái)越高，迫切的需要高性能的運(yùn)動(dòng)控制器。而隨著模糊PID算法、神經(jīng)網(wǎng)絡(luò)算法，以及動(dòng)態(tài)路徑規(guī)劃算法等復(fù)雜算法的應(yīng)用，也對(duì)運(yùn)動(dòng)控制器的計(jì)算能力和數(shù)據(jù)處理能力提出了越來(lái)越高的要求。同時(shí)，隨著機(jī)械系統(tǒng)復(fù)雜性的不斷增加，在系統(tǒng)中往往含有大量的傳感器，需要進(jìn)行大量的數(shù)據(jù)采集、底層數(shù)據(jù)處理，這就要求運(yùn)動(dòng)控制器有著豐富的I/O資源和強(qiáng)大的并行處理能力，能夠同時(shí)處理多組數(shù)據(jù)，保證系統(tǒng)的實(shí)時(shí)性。DSP+FPGA的體系結(jié)構(gòu)恰恰可以滿足高性能運(yùn)動(dòng)控制器的所有要求，DSP有著強(qiáng)大的數(shù)據(jù)處理能力，可以進(jìn)行復(fù)雜的控制運(yùn)算；FPGA有著豐富的I/O資源和強(qiáng)大的并行處理能力，可以作為各種外部資源與主控芯片的接口和專用信號(hào)處理電路。FPGA的應(yīng)用使得系統(tǒng)的靈活性和適應(yīng)性大幅度的提升，也減少了DSP在多任務(wù)切換時(shí)無(wú)謂的運(yùn)算資源消耗。該控制器充分利用的DSP和FPGA各自的優(yōu)點(diǎn)，整個(gè)控制器性能指標(biāo)高、抗干擾能力強(qiáng)、功耗低、結(jié)構(gòu)緊湊合理。

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