高建棟，韓壯志，何 強，郭寶鋒

（軍械工程學院，河北 石家莊050003）

實現RES的關鍵是實時生成與雷達狀態(tài)相匹配的綜合回波信號。其中，難點是在便攜式條件下實現多波段脈間捷變頻雷達的信號實時模擬。一方面要求具有雷達狀態(tài)獲取、傳輸，且信號處理部分具備高速處理的能力；另一方面要求射頻模塊具備多波段寬帶快速跳頻的能力。因此，射頻模塊性能的好壞將直接影響RES的性能。

高性價比多波段寬帶快速跳頻模塊的設計是當前微波模塊設計的熱點之一[9]，本文采用 DDS+倍頻鏈技術，實現了輸出射頻信號在C、X波段的頻率跳變。其頻帶較寬、跳頻速度快、雜散低、相噪低、頻率分辨率高，并且輸出功率可調，確保了RES系統(tǒng)的實現。

1 設計方案

1.1 設計指標

設計指標有：(1)工作頻段：C波段、X波段；(2)相對帶寬：10%；(3)頻率分辨率：小于 10 Hz；(4)跳頻時間：小于 5 μs；(5)輸出雜散抑制：優(yōu)于-50 dBc；(6)相位噪聲 ：優(yōu)于－70 dBc/Hz@10 kHz；(7)輸出功率：可控，步進精度為0.5 dBm。

1.2 方案設計

寬帶微波頻率源主要有以下幾種實現方式：直接數字頻率合成(DDS)、鎖相環(huán)(PLL)、DDS激勵 PLL或倍頻器[10]。DDS技術具有頻率分辨率高、頻率切換快、頻率穩(wěn)定度高等優(yōu)點，但是輸出信號頻率較低、帶寬有限；PLL技術輸出頻譜純度高，但其頻率轉變時間較長，頻率分辨率也有限。通常會考慮把DDS和PLL組合在一起應用，但DDS和PLL結合的主要缺點是頻率轉換時間較長。雖然DDS本身的頻率轉換時間很快(可達ns級)，但其輸出頻率低，雜散多，所以要依靠PLL實現倍頻和跟蹤濾波，而PLL在跟蹤頻率時需要一定的捕獲時間，這個時間與環(huán)路的類型、參數和頻率步進等有關，而DDS+PLL頻率合成的轉換時間取決于PLL，這就相當于犧牲了DDS頻率轉換時間快的優(yōu)點換取高輸出頻率和純凈的頻譜。

因此本設計中，使用倍頻器代替PLL，可以克服DDS+PLL頻率合成器轉換時間較長的缺點。采用“DDS+倍頻鏈”的設計方案，以DDS作為頻率合成的核心，用倍頻鏈提高DDS的輸出頻率，同時拓展了DDS的輸出帶寬，容易滿足系統(tǒng)設計的要求。盡管倍頻會使輸出產生非線性失真和雜散，若合理選擇DDS直接輸出的頻段，利用帶通濾波器可有效地抑制DDS的雜散輸出，可以保證頻率合成器在輸出頻率高速切換的同時滿足輸出頻譜純度的要求。雙波段快速跳頻模塊設計框圖如圖1所示。

該模塊工作過程為：DDS在FPGA的時序控制下，產生窄帶信號，經DDS倍頻鏈后滿足帶寬要求；輸入的中頻模擬信號經兩次混頻后分別與DDS輸出的16次倍頻和32次倍頻后的信號混頻，實現C波段和X波段射頻輸出的要求，通過開關選通電路實現C波段和X波段之間的切換。輸出端接一個6 bit數字衰減器，用于控制射頻輸出功率的大小。在實現設計指標的前提下，如何提高輸出信號的頻譜純度是本方案實現的難點。

1.3 主要器件選擇

該系統(tǒng)主要由DDS、倍頻鏈、數字開關、FPGA、本振源及帶通濾波器組成。DDS芯片采用Analog Device公司的產品AD9912；倍頻鏈由功分、放大、混頻、倍頻等部分組成，將DDS輸出信號實現輸出頻率的倍頻，以供數字開關選擇輸出；數字開關采用Hittite公司的HMC232LP4開關，開關時間為 6 ns，是一款寬帶、高隔離、無反射砷化鎵場效應晶體管雙路選擇開關，可以實現頻率快速跳變；FPGA芯片采用美國Altera公司的CycloneII系列EP2C5T144C8，其功能強大，性價比較高；本振源選用SYNERGY微波公司的LFSW2476-10和LFSW190410-100芯片，本振源的選取會直接影響射頻輸出的相位噪聲指標及雜散抑制能力；低頻段的帶通濾波器設計采用LC濾波器，高頻段的濾波器設計采用平行耦合微帶帶通濾波器，對帶外雜散的抑制均大于30 dB，帶內紋波小于0.5 dB，輸入、輸出阻抗均為 50 Ω。

這種運營的模式指的是，企業(yè)直接去找專業(yè)的能配送生鮮的物流企業(yè)進行合作，這種模式一方面可以使服務更加專業(yè)、有利于社會的相關資源分配、發(fā)揮經營規(guī)模大的、為企業(yè)節(jié)約其余物流開支；另一方面我們也要看到它的弊端就是前期的投入大，相關設備價格昂貴，并且缺乏專業(yè)人才與行業(yè)相關標準。例如訂單為200元，第三方的物流就會產生80或100元的費用，成本較高。

1.4 方案實現

1.4.1 低雜散設計

該模塊的雜散主要來源于DDS雜散及混頻后的交互調分量[11]。產生DDS雜散的主要原因為相位截斷誤差、幅度量化誤差和DAC非線性誤差，所以DDS芯片和混頻器的選擇尤為重要。本設計中，DDS芯片選用具有雜散抑制通道的AD9912芯片，其突出特點是擁有能夠編程的輔助直接數字頻率合成器通道，可以降低輸出頻譜中問題諧波雜散的等級，改進了DDS固有的雜散和噪聲大等缺點。本方案中，DDS所選頻段雜散抑制為－61 dBc。

根據頻率范圍的需要，混頻器選擇性價比和隔離度均較高的器件，最后通過濾波器可以濾除混頻后的交互調分量，保證低雜散的實現。同時，由于該模塊工作頻率較高，必須做好電磁兼容性設計。

1.4.2 跳頻時間設計

跳頻時間主要由數據配置時間、DDS芯片響應時間和PIN開關切換時間構成[12]。本設計中所用DDS芯片為AD9912，該芯片只能采用串口模式進行配置。AD9912需要配置的頻率控制字的位數為 48 bit，指令控制字位數為 16 bit，所以 FPGA和DDS的串行通信發(fā)送的數據總共為64 bit。經計算，FPGA工作在50 MHz主頻時，完成64 bit的數據配置所需時間為 2.56 μs，并且由芯片數據手冊可知，DDS芯片響應時間小于 1 μs，PIN開關切換實際測試時間小于 1 μs，且 DDS芯片響應時間和 PIN開關切換時間可在同一時段完成，所以總時間可滿足系統(tǒng)跳頻時間小于 5 μs的要求。

1.4.3 低相噪設計

通過分析AD9912的數據手冊給出的測試數據可以看出，在不使用內部PLL乘法器時，其相位噪聲優(yōu)于-130 dBc/Hz@10 kHz。AD9912的850 MHz時鐘信號采用鎖相方案，對相位噪聲有影響的器件主要是鑒相器和參考時鐘。鑒相器采用ADI公司的ADF4106芯片，其歸一化噪聲基底為－219 dBc/Hz@10 kHz，當鑒相頻率等于25 MHz時，環(huán)路分頻比 N為 850/25=34，則帶內總的相位噪聲為－114.4 dBc/Hz。此外，考慮到 PLL參考時鐘也會對相位噪聲產生較大的影響，系統(tǒng)采用輸出頻率為100 MHz的晶振，其相位噪聲為－145 dBc/Hz@10 kHz，它對輸出相位噪聲的影響為－126.4 dBc/Hz。綜上所述，850 MHz時鐘信號的輸出相噪為－114.4 dBc/Hz@10 kHz，這是DDS總相位噪聲。經32倍頻后輸出的相位噪聲惡化20lg32 dB(即30 dB)，混頻器3的RF輸入端相噪為－84.4 dBc/Hz@10 kHz。 本振源 1和本振源 2選用SYNERGY微波公司的頻綜LFSW2476-10和LFSW190410-100，其相位噪聲分別為－100 dBc/Hz@10 kHz和－85dBc/Hz@10 kHz，混頻后的相位噪聲按較差的計算，?。?5 dBc/Hz@10 kHz，該信號在混頻器3中與DDS倍頻后的信號混頻。由于RF和LO端口輸入相噪相差不大，因此輸出相噪惡化 3 dB(即－82 dBc/Hz@10 kHz)，優(yōu)于－70 dBc/Hz@10 kHz，滿足系統(tǒng)設計對相位噪聲的指標要求。

1.4.4 電磁兼容設計

電磁兼容性對系統(tǒng)的相位噪聲、雜散等重要指標有很大的影響，如果設計不當，則會致使指標很難滿足設計要求。因此，為保證系統(tǒng)工作性能，需要采取措施減少或抑制外來干擾噪聲，降低附加噪聲和系統(tǒng)自身信號串擾。具體措施如下：

(1)做好屏蔽措施。屏蔽不僅對輻射干擾有良好的抑制效果，而且對靜電干擾和干擾的電容性耦合、電感性耦合均有明顯的抑制性作用。本設計選用鋁合金材料制作屏蔽盒，將分好塊的電路分別放入各屏蔽盒中，把蓋蓋好并用螺釘緊固。各個屏蔽盒之間的高頻信號用SMA接頭引出，通過同軸線連接，可有效防止外界干擾進入屏蔽盒。

(2)做好接地和PCB布線。模擬電路部分和數字電路部分要分開，以避免模擬電路、數字電路和電源公共回線產生公共阻抗的耦合。對于差分傳輸的信號，應遵循等長等距原則。

1.4.5 電路設計調試

π型衰減網絡通過電壓來控制射頻信號的功率，對電路起到衰減和匹配作用。由于倍頻器、混頻器等微波器件對射頻輸入都有功率方面的要求，所以π型衰減網絡在射頻以及微波網絡方面有很廣泛的應用。π型衰減網絡的基本結構如圖2所示，該網絡由3個電阻組成，且兩邊的并聯電阻相等。

其計算公式為：衰減值 β=20lgK dB，計算出 K值后代入式(1)計算電阻值：

圖2 π型衰減網絡的基本結構

其中Z0為特性阻抗。射頻設計中，只需根據衰減值和特性阻抗大小，選擇適當的電阻，即可很方便地完成信號的衰減和阻抗的匹配。

在射頻輸出端設計數字衰減電路，可以通過FPGA很方便地實現射頻輸出功率的變化。數字衰減器HMC424LP3采用-5 V電壓 Vee供電，6 bit控制位的控制信號電平為0～-5 V，當輸入控制信號電平在0～-3 V時為邏輯低、Vee～Vee+0.8 V時為邏輯高，而 FPGA的 I/O引腳輸出為 0～3.3 V的 TTL/CMOS電壓，因此欲實現 FPGA對數字衰減器的控制，必須設計控制信號的驅動轉換電路，如圖3所示。

圖3 控制線的驅動轉換電路

2實驗結果與分析

若參考時鐘頻率不變，DDS的頻率分辨率只由相位累加器的位數決定。DDS的輸出頻率分辨率為頻率控制字為1時DDS的輸出頻率。本文參考時鐘為850 MHz，輸出分辨率為 f=(1×850×106)/232=0.197 Hz。將 DDS 的輸出32 倍頻后，頻率合成器的分辨率為 f=0.197×32=6.33 Hz，滿足指標要求。

分別從C波段和X波段選取一個頻點，采用Anritsu系列頻譜分析儀MS2668C測試雜散，C波段的雜散抑制為-57.3 dBc，X 波段的雜散抑制為-52.8 dBc，驗證了輸出雜散抑制優(yōu)于-50 dBc。同時C波段和X波段的相噪在－75 dBc/Hz@10 kHz附近，該結果與理論值相近，均優(yōu)于－70 dBc/Hz@10 kHz，滿足設計指標要求。從C波段取一頻點，測試雜散及相噪結果分別如圖4和圖5所示，從圖中可看出系統(tǒng)滿足指標要求。

通過實際電路驗證，本設計的雙波段快速跳頻系統(tǒng)達到了設計要求，跳頻速度快、頻帶寬、雜散低、相噪低、頻率分辨率高，便于數字控制且結構簡單。同時，該系統(tǒng)體積小，成本低，易于生產實現，可廣泛應用于部隊雷達的抗干擾訓練和檢測。

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