基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)設計
2012-04-12 00:00:00張秋云王黎高曉蓉王澤勇郭建強
現(xiàn)代電子技術 2012年7期
摘要：設計的基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)，可控制6路模擬信號的采集和處理，F(xiàn)PGA中的6個FIFO對數(shù)據(jù)進行緩存，數(shù)據(jù)總線傳給DSP進行實時處理和上傳給上位機顯示。程序部分是用Verilog HDL語言，并利用QuartusⅡ等EDA軟件進行仿真，驗證了設計功能的正確性。
關鍵詞：FPGA； Verilog HDL； FIFO； 數(shù)據(jù)采集
中圖分類號：TN47-34 文獻標識碼：A 文章編號：1004-373X(2012)07-0069-04
