摘 要：CVSL電路不同于互補(bǔ)CMOS邏輯那樣具有固定的構(gòu)成規(guī)則，對(duì)于復(fù)雜邏輯，若不對(duì)電路進(jìn)行優(yōu)化，則電路速度、版圖面積、功耗等性能指標(biāo)均會(huì)受到影響。因此用一種方法有規(guī)律的來(lái)完成CVSL電路結(jié)構(gòu)的設(shè)計(jì)顯得十分重要， 傳統(tǒng)的卡諾圖化簡(jiǎn)法步驟過(guò)多，結(jié)構(gòu)不夠直觀，針對(duì)這一缺陷，提出了用二叉樹(shù)代替?zhèn)鹘y(tǒng)的卡諾圖法的設(shè)計(jì)思路，從而使CVSL電路結(jié)構(gòu)得到優(yōu)化。分析結(jié)果表明，二叉樹(shù)優(yōu)化法較卡諾圖法可使電路獲得了更加高效的設(shè)計(jì)結(jié)果。

關(guān)鍵詞：電路結(jié)構(gòu)優(yōu)化； 二叉樹(shù)優(yōu)化法； CVSL電路； 互補(bǔ)CMOS邏輯

中圖分類(lèi)號(hào)：TN49234 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1004373X（2012）22017403

0 引 言

CVSL電路適合于整個(gè)系統(tǒng)或模塊的高速設(shè)計(jì)中。在單端式邏輯（Single ended logic）和差動(dòng)式邏輯間需要提供互補(bǔ)信號(hào)的反相器＼[1＼]。對(duì)于復(fù)雜邏輯，由于兩個(gè)NMOS Tree有共同項(xiàng)，電路可進(jìn)一步化簡(jiǎn)，減少M(fèi)OS管數(shù)量。傳統(tǒng)的方法是用卡諾圖法，但卡諾圖并不能顯示出電路的連接關(guān)系，若改用二叉樹(shù)算法，則可以很明了的反映出電路的連接關(guān)系。

1 CVSL電路的特點(diǎn)

互補(bǔ)靜態(tài)CMOS特點(diǎn)電路的特點(diǎn)是P管陣列的邏輯結(jié)構(gòu)正好是N管陣列的對(duì)偶，若一陣列是串聯(lián)，則另一陣列必定是并聯(lián)。NMOS陣列是原量控制，PMOS陣列是非量控制， 因而，N型陣列和P型陣列可以接同一個(gè)輸入信號(hào)＼[2＼]。電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。如果輸入變量共有k個(gè)，則總共需要2k個(gè)晶體管，形成一種全互補(bǔ)電路。但管子數(shù)量多，版圖可能比較復(fù)雜。只有設(shè)計(jì)得當(dāng)， 版圖才會(huì)有規(guī)則。

雖然CMOS電路有許多優(yōu)點(diǎn)，但一般認(rèn)為其與偽NMOS相比有兩大缺點(diǎn)：

（1） CMOS電路的速度比偽NMOS低。任何一級(jí)CMOS倒相器至少有兩只管子，一只P管和一只N管，它們的柵極是連接在一起的，輸入電容加倍，前級(jí)的充放電就比較慢。

（2） CMOS電路所需的器件數(shù)多。一個(gè)邏輯電路需要設(shè)計(jì)兩套邏輯函數(shù)，分別傳送原函數(shù)和其補(bǔ)函數(shù)。因而，CMOS電路的 邏輯冗余度較高。不僅浪費(fèi)硅片面積，而且增加互聯(lián)任務(wù)，使性能降低＼[3＼]。偽NMOS電路只采用一個(gè)P管作為上拉負(fù)載，以代替全互補(bǔ)標(biāo)準(zhǔn)CMOS電路中的P陣列邏輯。但增加了靜態(tài)功耗，提高了輸出低電平，降低了噪聲容限。為克服功耗提出電路的改進(jìn)方案即CVSL電路＼[4＼]，如圖1所示。

由于電路同時(shí)接收差動(dòng)式的輸入（Differential Input）且提供差動(dòng)式的輸出（Differential Outputs），所以又稱(chēng)為DCVSL（Differential Cascade Voltage Switch Logic）電路。并且原量反量同時(shí)輸出。雖然比CMOS所用MOS管數(shù)量多，但提供互補(bǔ)輸出且由于電子遷移率高于空穴，相同面積下速度比CMOS高（是一種高速設(shè)計(jì)）。由于存在正反饋，完全消除了PseudoNMOS中的靜態(tài)電流，使輸出達(dá)到rail to rail（低功耗高噪聲容限），進(jìn)一步提高了翻轉(zhuǎn)速度。

圖1 CVSL電路該電路適合于整個(gè)系統(tǒng)或模塊都用DCVSL的設(shè)計(jì)，在單端式邏輯（Single ended Logic）和差動(dòng)式邏輯間需要提供互補(bǔ)信號(hào)的反相器。對(duì)于復(fù)雜邏輯，由于兩個(gè)NMOS Tree有共同項(xiàng)，所以電路可進(jìn)一步化簡(jiǎn)，減少了MOS管數(shù)量。

2 用二叉樹(shù)優(yōu)化CVSL電路

任何一個(gè)邏輯表達(dá)式F可表示為一些簡(jiǎn)單函數(shù)的和，也即它的展開(kāi)對(duì)應(yīng)著一個(gè)遞歸的二叉樹(shù)，以一位二進(jìn)制全加器為例，其和S的真值表和邏輯表達(dá)式如下所表1所示。

本位和S=A′B′C1+A′BC1\"+AB′C1′+ABC1，構(gòu)造其所對(duì)應(yīng)的二叉樹(shù)如圖2所示。

實(shí)際上，二叉樹(shù)中的一些節(jié)點(diǎn)是重復(fù)的，在該圖2中，最后一層的0和1節(jié)點(diǎn)它們可以合并，對(duì)二叉樹(shù)有縮減規(guī)則，其一是當(dāng)兩個(gè)節(jié)點(diǎn)傳輸?shù)较乱粋€(gè)節(jié)點(diǎn)的傳輸路徑完全相同時(shí)，兩個(gè)節(jié)點(diǎn)可以縮減為一個(gè)；當(dāng)一個(gè)節(jié)點(diǎn)的所有傳輸路徑都?xì)w結(jié)到同一個(gè)下一級(jí)節(jié)點(diǎn)時(shí)，這個(gè)節(jié)點(diǎn)可以省略。如圖3所示。

圖3 CVSL電路二叉樹(shù)化簡(jiǎn)規(guī)則合并0項(xiàng)和1項(xiàng)，通過(guò)縮減規(guī)則最終可得一位二進(jìn)制全加器的二叉樹(shù)如圖4所示。將所有節(jié)點(diǎn)轉(zhuǎn)化為NMOS的連接點(diǎn)，將路徑有相應(yīng)的NMOS管來(lái)代替，即可得到最終的CVSL電路，如圖5所示，這樣用二叉樹(shù)轉(zhuǎn)化為MOS電路的過(guò)程就完成了。

3 結(jié) 語(yǔ)

本文對(duì)比了CMOS電路與CVSL電路的特點(diǎn)，針對(duì)CVSL電路速度快功耗低的優(yōu)點(diǎn)，在高速電路和VLSI設(shè)計(jì)中通常采用該電路，但由于CVSL電路共享的NMOS管較多，為提高利于率，對(duì)比互補(bǔ)的特點(diǎn)，提出了優(yōu)化電路的二叉樹(shù)算法。它比傳統(tǒng)的真值表優(yōu)化法，其直觀性更強(qiáng)，很好地解決了CVSL電路的設(shè)計(jì)問(wèn)題。

參 考 文 獻(xiàn)

［1］ 朱正涌，張海洋，朱元紅.半導(dǎo)體集成電路＼[M＼].2版.北京：清華大學(xué)出版社，2009.

［2］ RABAEY J M， CHANDRKASAN A.數(shù)字集成電路設(shè)計(jì)透視＼[M＼].2版.北京：清華大學(xué)出版社，2004.

［3］ 康松默，王志功.CMOS數(shù)字集成電路：分析與設(shè)計(jì)＼[M＼].3版.北京：電子工業(yè)出版社，2009.

［4］ ＼[美＼]威斯特，＼[美＼]哈里斯.CMOS超大規(guī)模集成電路設(shè)計(jì)＼[M＼].汪東，譯.3版.北京：中國(guó)電力出版社，2006.

［5］ 沈理.VLSI芯片的可測(cè)性、可調(diào)試性、可制造性和可維護(hù)性設(shè)計(jì)＼[J＼].計(jì)算機(jī)工程與科學(xué)，2003（1）：9297.

［6］ WU Kang， BRADLEY R M. Theory of electromigration failure in polycrystalline metal films ＼[J＼]. Phys. Rev. B.50， 1994（17）： 1246812488.

［7］ PIERCE D G. Electromigration： a review ＼[J＼]. Microelectron Rellab.，1997，37（7）：10531072.

［8］ GUTTMANN R J， CHAN K， GRAVES R J. Interconnect technology and design implications for future ASIC and systemonachip （SOC）implementations＼[C＼]//Proceedings of 1999 IEEE/SEMI Advanced Semicoeluctos Manugactuging Confesence and Workshop. ＼[S.l.＼]： IEEE， 1999： 164167.

［9］ LIU Ruichen， PAI C S， MARTINEZ E. Interconnect technology trend for microelectronics ＼[J＼]. SolidState Electronics， 1999，43（6）： 10031009.

［10］ 宋登元，宗曉萍，孫榮霞.集成電路銅互連線及相關(guān)問(wèn)題的研究＼[J＼].半導(dǎo)體技術(shù)，2001（2）：2932.

［11］ 陸盤(pán)鋒，魏少軍.SoC設(shè)計(jì)方法學(xué)和可測(cè)性設(shè)計(jì)研究進(jìn)展＼[J＼].微電子學(xué)，2004（3）：235240.

［12］ 宋奇?zhèn)?，張正?一種新型高速CMOS全差分運(yùn)算放大器設(shè)計(jì)＼[J＼].現(xiàn)代電子技術(shù)，2012，35（4）：166168.

［13］ 解鴻國(guó).一種低壓高頻CMOS電流乘法器的設(shè)計(jì)＼[J＼].現(xiàn)代電子技術(shù)，2012，35（2）：165167.

［14］ 江耀曦，邵建龍，楊曉明，等.CMOS電路I_（DDQ）測(cè)試電路設(shè)計(jì)＼[J＼].現(xiàn)代電子技術(shù)，2011，34（16）：131132.

作者簡(jiǎn)介： 殷萬(wàn)君 男，甘肅張掖人，碩士研究生。研究方向?yàn)榇笠?guī)模集成電路設(shè)計(jì)與分析。

白天蕊 女，實(shí)驗(yàn)室主任，副教授，碩士生導(dǎo)師。研究方向?yàn)榇笠?guī)模集成電路設(shè)計(jì)。