李桂花，喬衛(wèi)民，敬 嵐

（中國科學(xué)院 近代物理研究所，甘肅 蘭州 730000）

蘭州重離子加速器冷卻儲(chǔ)存環(huán)（HIRFLCSR，簡(jiǎn)稱CSR）是由主環(huán)和實(shí)驗(yàn)環(huán)組成的雙儲(chǔ)存環(huán)系統(tǒng)，由磁鐵、電子冷卻裝置、高頻加速腔、高頻累積腔、超高真空系統(tǒng)等諸多復(fù)雜部件組成［1］。欲成功實(shí)現(xiàn)1個(gè)加速器運(yùn)行周期須合理安排各步驟的運(yùn)行時(shí)間，使加速器的各相關(guān)設(shè)備在相應(yīng)的時(shí)間做出適當(dāng)?shù)呐e動(dòng)，這需要同步系統(tǒng)的統(tǒng)一指揮。在CSR同步處理系統(tǒng)中，每個(gè)步驟均對(duì)應(yīng)1個(gè)不同的事例，眾多事例在運(yùn)行前按照物理實(shí)驗(yàn)的要求，編排成1個(gè)事例表，包括1個(gè)完整運(yùn)行周期的事例表及相關(guān)參數(shù)的數(shù)據(jù)，稱作1個(gè)虛擬加速器，當(dāng)它被同步系統(tǒng)激活時(shí)，成為1個(gè)真正的加速器周期［2］。

CSR同步控制系統(tǒng)由同步處理器、數(shù)據(jù)庫系統(tǒng)和前端處理器組成。同步處理器是整個(gè)控制系統(tǒng)的指揮中心，由它用事例形式下達(dá)所有指令，指揮所有執(zhí)行機(jī)構(gòu)。

CSR同步控制系統(tǒng)的時(shí)間精度要求在ns級(jí)，對(duì)穩(wěn)定性也有非常高的要求，軟件方法很難實(shí)現(xiàn)，本系統(tǒng)采用目前控制領(lǐng)域技術(shù)領(lǐng)先的現(xiàn)場(chǎng)可編程邏輯器件，以做到定時(shí)和運(yùn)行邏輯完全由硬件實(shí)現(xiàn)，保證定時(shí)系統(tǒng)的精度要求和運(yùn)行穩(wěn)定性。

1 系統(tǒng)設(shè)計(jì)方案

CSR同步處理器采用PCI接口，板上加載大容量SDRAM存儲(chǔ)事例表數(shù)據(jù)，F(xiàn)PGA實(shí)現(xiàn)SDRAM控制邏輯和事例發(fā)送功能。這種方式的優(yōu)點(diǎn)為：可存儲(chǔ)多個(gè)事例表，從而實(shí)現(xiàn)虛擬加速器周期切換；事例編碼發(fā)送時(shí)間精確，可滿足HIRFL－CSR的運(yùn)行要求，便于時(shí)鐘嚴(yán)格同步。缺點(diǎn)主要是實(shí)現(xiàn)過程復(fù)雜。

1.1 CSR周期及運(yùn)行技術(shù)指標(biāo)

CSR的每一運(yùn)行周期基本由以下步驟組成：前期設(shè)備狀態(tài)確認(rèn)、注入準(zhǔn)備、注入、加速、引出準(zhǔn)備、引出、恢復(fù)初始狀態(tài)、診斷測(cè)量等。

CSR運(yùn)行周期17s；外部觸發(fā)間隔誤差小于500ns；輸出波形數(shù)據(jù)速率1MHz；DAC分辨率16bit。

1.2 CSR事例結(jié)構(gòu)

CSR事例即為加速器運(yùn)行過程中的命令，它是1組32bit的編碼，分別由幀頭、模式位、事例號(hào)、功能碼和操作碼組成。

1.3 CSR同步處理器功能模塊結(jié)構(gòu)

CSR同步處理器的功能模塊分為：用于從上層服務(wù)器獲取事例表的PCI接口控制模塊、用于存儲(chǔ)多個(gè)事例表數(shù)據(jù)的SDRAM存儲(chǔ)器控制模塊、用于存儲(chǔ)本次發(fā)送周期事例表的BUFFER和用于產(chǎn)生和發(fā)送當(dāng)前事例的事例發(fā)送模塊。圖1示出同步處理器功能模塊結(jié)構(gòu)。

2 基于ACEX1K50的同步處理器實(shí)現(xiàn)

CSR同步處理器在ACEX1K50芯片上采用VHDL語言編寫程序，開發(fā)平臺(tái)為Altera公司的QuartusⅡ8.1。處理器使用模塊化設(shè)計(jì)，主要功能模塊分別為PCI控制模塊、SDRAM控制模塊、事例發(fā)送模塊。本文重點(diǎn)介紹SDRAM控制模塊和事例發(fā)送模塊的實(shí)現(xiàn)方法。

圖1 同步服務(wù)器FPGA程序結(jié)構(gòu)框圖Fig.1 FPGA structure of synchronization controller

2.1 ACEX1K50芯片簡(jiǎn)介

ACEX1K50是Altera公司生產(chǎn)的現(xiàn)場(chǎng)可編程邏輯器件，由邏輯陣列塊LAB、嵌入式陣列塊EAB、快速互聯(lián)以及I／O單元構(gòu)成，每個(gè)邏輯陣列塊包含8個(gè)邏輯單元LE和1個(gè)局部互聯(lián)。該芯片總共包含2 880個(gè)邏輯單元、40 960bit RAM、1 個(gè) PLL、249 個(gè) 用 戶 可 用I／O管腳。

本設(shè)計(jì)使用1 621個(gè)邏輯單元、32 768bit RAM和1個(gè)PLL。

2.2 SDRAM 控制

目前市場(chǎng)上雖有一些通用SDRAM控制器，但設(shè)置復(fù)雜，且無法針對(duì)特定的系統(tǒng)，因此性能不能發(fā)揮到最好。使用可編程邏輯器件平臺(tái)和硬件描述語言，針對(duì)系統(tǒng)定制所需的SDRAM控制器，不僅可節(jié)省系統(tǒng)資源，且可最大限度地發(fā)揮SDRAM的作用，從而提升系統(tǒng)的性能。定制的SDRAM控制器使SDRAM讀寫與PCI接口模塊無縫連接，高效率地實(shí)現(xiàn)了同步處理器與PC機(jī)內(nèi)存之間的高可靠性數(shù)據(jù)交換，滿足事例同步系統(tǒng)對(duì)SDRAM訪問的需要，并舍去了對(duì)系統(tǒng)無用的功能。不僅減小了開發(fā)難度，還節(jié)省了系統(tǒng)資源和成本，提升了系統(tǒng)性能。

本模塊針對(duì)系統(tǒng)設(shè)計(jì)的需要定制了以下4種必需的SDRAM功能：模式設(shè)置、自動(dòng)刷新、Burst讀和寫操作。狀態(tài)機(jī)的運(yùn)行示于圖2。

狀態(tài)機(jī)的入口條件為刷新時(shí)間到、模式設(shè)置、讀、寫。對(duì)SDRAM有兩種讀寫模式，分別是PCI外部讀寫和FPGA內(nèi)部模塊讀寫，他們各自產(chǎn)生讀寫地址，即只要讀寫方給出初始地址，SDRAM控制模塊即能自動(dòng)生成存儲(chǔ)器的其它地址。

2.3 事例發(fā)送

事例的組織由物理人員根據(jù)實(shí)驗(yàn)要求組織產(chǎn)生，同時(shí)產(chǎn)生的還有通過實(shí)際測(cè)量得出的事例延時(shí)，即事例間隔時(shí)間。一旦1個(gè)周期或多個(gè)周期的事例數(shù)據(jù)編排好后，即可通過PCI接口將其裝載到同步處理器板上的SDRAM中，等待啟動(dòng)發(fā)送。發(fā)送過程的控制時(shí)鐘為25MHz，圖3所示為事例發(fā)送程序流程圖。

圖3 事例發(fā)送程序流程圖Fig.3 Work flow chart of events sending

1）發(fā)送準(zhǔn)備

在啟動(dòng)事例發(fā)送前，必須做的一項(xiàng)準(zhǔn)備工作是本次周期事例表獲取，即將本次周期的事例表從SDRAM中讀出，放入FPGA內(nèi)部64bit×256BUFFER中，時(shí)間不超過70μs。事例表寬度64bit，第1個(gè)數(shù)據(jù)存儲(chǔ)本周期事例表長(zhǎng)度。從第2個(gè)數(shù)據(jù)開始，每條為1個(gè)事例編碼，低32bit存儲(chǔ)事例代碼，高32bit存儲(chǔ)事例延時(shí)。當(dāng)獲取完成，則事例表長(zhǎng)度自動(dòng)加載到長(zhǎng)度計(jì)數(shù)器中，等待發(fā)送啟動(dòng)。圖4所示為發(fā)送準(zhǔn)備程序的數(shù)據(jù)流向。

圖4 發(fā)送準(zhǔn)備程序數(shù)據(jù)流向Fig.4 Data flow of events sending preparation program

2）發(fā)送過程

事例發(fā)送機(jī)構(gòu)由1個(gè)移位寄存器、1個(gè)延時(shí)計(jì)數(shù)器和1個(gè)控制狀態(tài)機(jī)構(gòu)成。移位寄存器負(fù)責(zé)將事例編碼按發(fā)送時(shí)鐘逐位發(fā)出，延時(shí)計(jì)數(shù)器負(fù)責(zé)計(jì)算兩個(gè)事例之間的時(shí)間間隔，計(jì)時(shí)時(shí)鐘1MHz。同步系統(tǒng)的延時(shí)調(diào)整，主要根據(jù)物理實(shí)驗(yàn)計(jì)算提供的延時(shí)值，并參考被控設(shè)備及相關(guān)板卡的固有延時(shí)來決定，它在事例表中明確定義。

由于啟動(dòng)發(fā)送時(shí)刻與發(fā)送時(shí)鐘獨(dú)立，因此，若直接發(fā)送，每個(gè)事例發(fā)出時(shí)間相對(duì)于發(fā)送命令的位置偏差最大可達(dá)1個(gè)發(fā)送時(shí)鐘周期，CSR事例發(fā)送時(shí)鐘為390kHz，將表示兩個(gè)事例有可能被發(fā)出的時(shí)刻間隔誤差為2.56μs，而CSR運(yùn)行要求事例觸發(fā)間隔誤差小于500ns。為嚴(yán)格控制事例編碼第1bit的輸出相對(duì)于發(fā)送命令的位置固定，用控制狀態(tài)機(jī)校正發(fā)送時(shí)鐘上升沿到來時(shí)刻，從而保證每個(gè)事例發(fā)出時(shí)間與發(fā)送時(shí)鐘上升沿的相對(duì)位置誤差小于40ns。圖5所示為時(shí)鐘調(diào)整示意圖。

3 測(cè)試結(jié)果和使用情況

圖6所示為測(cè)試中當(dāng)發(fā)送事例編碼為C05A0001時(shí)的輸出波形。

C05A0001事例編碼含義為：幀頭（31～30bit）為固定識(shí)別碼“11”，模式位（29～24bit）為 “000000”，事 例 號(hào) （23 ～ 16bit）為“01011010”，功能碼（15～8bit）為“00000000”，操作碼（7～0bit）為“00000001”。

圖5 事例發(fā)送時(shí)鐘調(diào)整示意圖Fig.5 Adjusting of events sending clock

圖6 C05A0001事例編碼輸出波形Fig.6 Wave of events code C05A0001

由于事例編碼由光口輸出，因此圖中電平反向。可看出，從第1個(gè)下降沿開始，分別輸出了“11000000010110100000000000000001”，即C05A0001。每1個(gè)bit寬度為2.56μs。

1個(gè)完整的事例編碼需81.92μs（2.56μs×32），為顯示清晰，此圖時(shí)間分辨率設(shè)為10μs，可看出，事例編碼發(fā)送正確、發(fā)送時(shí)鐘無誤、無延遲、無變形。若單獨(dú)比較兩個(gè)事例的首位下降沿，能看到事例觸發(fā)間隔誤差小于40ns，符合CSR運(yùn)行對(duì)事例觸發(fā)間隔誤差小于500ns的要求。

本處理器2007年實(shí)際應(yīng)用到CSR同步控制系統(tǒng)中，開始試運(yùn)行，運(yùn)行過程中定時(shí)精確、運(yùn)行穩(wěn)定，能完成對(duì)CSR的同步控制，并于2008年7月30日通過國家驗(yàn)收且正式投入運(yùn)行。

4 結(jié)束語

本文實(shí)現(xiàn)的CSR同步處理器采用了FPGA主流技術(shù)，在加速器控制領(lǐng)域技術(shù)較為領(lǐng)先。此插件已使用在HIRFL－CSR的控制系統(tǒng)中。實(shí)際運(yùn)行情況證明，該處理器結(jié)構(gòu)完整、技術(shù)先進(jìn)、運(yùn)行穩(wěn)定、定時(shí)準(zhǔn)確、成本低廉，在一次獨(dú)立加速器運(yùn)行周期內(nèi)，能控制各分系統(tǒng)的同步運(yùn)行，實(shí)現(xiàn)給束團(tuán)增能、加速，引出等，且能實(shí)現(xiàn)快速、穩(wěn)定的虛擬加速器周期切換，實(shí)際應(yīng)用效果好，值得進(jìn)一步研究和推廣。

［1］魏寶文，詹文龍.跨世紀(jì)的核科學(xué)研究重大工程——從重離子加速器到冷卻儲(chǔ)存環(huán)的研制［J］.中國科學(xué)院院刊，1999（4）：310－313.

［2］DONG Jinmei，YUAN Youjin，QIAO Weimin，et al.Timing system of HIRFL－CSR［J］.Chinese Physics C，2009，33（5）：393－396.