羅 靜，顏 燕，羅 晟，洪根深，胡永強

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

抗輻照SOI 256kB只讀存儲器的ESD設(shè)計

羅 靜，顏 燕，羅 晟，洪根深，胡永強

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

ESD設(shè)計技術(shù)已成為業(yè)界提升SOI電路可靠性的一個瓶頸技術(shù)。文章介紹了一款具有抗輻照能力、基于SOI/CMOS工藝技術(shù)研制的容量為256kB只讀存儲器電路的ESD設(shè)計方案。結(jié)合電路特點詳細分析了其ESD設(shè)計的難點，闡述了從工藝、器件和電路三個方面如何密切配合，進行SOI電路ESD設(shè)計的分析思路和解決方法。電路基于0.8μm 單多晶三層鋁部分耗盡SOI/CMOS工藝技術(shù)研制成功，采用文中提出的SOI電路的ESD設(shè)計思路、方法以及網(wǎng)絡(luò)，ESD試驗結(jié)果顯示該電路的人體模型ESD等級已經(jīng)超過了4kV的水平。

靜電放電；SOI；柵控二極管；只讀存儲器

1 引言

SOI/CMOS集成電路中器件的全介質(zhì)隔離徹底消除了體硅電路的閂鎖效應(yīng)，并具有寄生電容小、速度高、集成度高、工作溫度范圍廣、抗輻照能力強等優(yōu)勢，使其在空間輻射環(huán)境電子系統(tǒng)的VLSI中得到重點應(yīng)用。

由于制備SOI/CMOS集成電路的材料與體硅電路不同，SOI材料的硅膜很薄，器件下方埋層氧化層較低的熱導(dǎo)率（比硅小兩個數(shù)量級）影響了ESD保護器件的散熱，使其對所積蓄的ESD能量的耗散能力非常低，僅為體硅電路的1%[1]。國外研究采用在同一硅襯底材料上，利用特殊處理方法制備了兩個尺寸、版圖布局完全相同的SOI NMOS器件和體硅NMOS器件，對它們的評價結(jié)果顯示，SOI器件對ESD的承受能力遠遠在體硅器件之下[2]，深亞微米下SOI器件僅能提供體硅器件20%的保護水平[3]。

因此，SOI電路的ESD防護技術(shù)已成為SOI電路設(shè)計者面臨的主要挑戰(zhàn)。國外文獻在1996年、1997年分別已有4kV、8kV 人體模型（HBM）成功的案例報道[4]，而國內(nèi)目前公開發(fā)表文獻尚未見4kV HBM報道。

本文通過對一顆抗輻照定制設(shè)計256kB SOI只讀存儲器電路ESD設(shè)計思路、方法及網(wǎng)絡(luò)的分析，旨在探討SOI電路在輸入、輸出端口及電源與地之間ESD器件設(shè)計、ESD網(wǎng)絡(luò)設(shè)計的實用技術(shù)。電路是基于中國電科58所0.8μm部分耗盡SOI/CMOS工藝完成研制與加工，采用了初始硅膜厚度約為205nm、埋氧層厚度約375nm的125mm SIMBOX圓片。電路采用文中方法與網(wǎng)絡(luò)實現(xiàn)了全芯片的ESD防護設(shè)計，多次試驗顯示電路人體模型ESD水平已經(jīng)超過了4kV。

2 ESD器件設(shè)計與優(yōu)化

文獻資料中的ESD結(jié)果顯示[4]，柵控二極管網(wǎng)絡(luò)在較寬溝長范圍可以以更有效的空間效率達到4kV的HBM保護水平。結(jié)合以往SOI電路ESD的設(shè)計經(jīng)驗，我們在抗輻照256kB SOI只讀存儲器電路上仍采用柵控二極管作為電路最重要的ESD防護器件。

圖1是電路中所設(shè)計的N-型襯底柵控二極管剖面示意圖。

V1所接P+與V2所接N-阱之間形成一個SOI二極管，當V1相對V2接高電位時，二極管呈正偏狀態(tài)；當V1相對V2接負電位時，二極管進入反向偏置狀態(tài)[1]。由于薄膜SOI硅膜是耗盡型的，PN結(jié)只有橫向側(cè)面結(jié)，PN結(jié)面積決定了當ESD事件發(fā)生時所能承受的功耗密度和熱量，為了防止總劑量輻射條件下的邊緣漏電和增加PN結(jié)面積，ESD器件設(shè)計時采用了環(huán)形柵結(jié)構(gòu)，P+注入在多晶硅柵外部，N+注入形成于多晶硅柵內(nèi)部，如圖2所示為N-型襯底柵控二極管平面示意圖。

圖1 N-型襯底柵控二極管（Lubistor）剖面示意圖

采用環(huán)形柵結(jié)構(gòu)實現(xiàn)總周長約為960μm的柵控二極管，采用脈沖寬度為100ns的TLP設(shè)備分析所得器件反向擊穿時的TLP掃描特性，如圖3所示。反向擊穿電壓Vb≈15.5V，反向擊穿工作時內(nèi)阻Ron≈45Ω，熱擊穿電流It2≈0.8A，器件漏電流Ileakage是nA以上量級。

圖2 柵控二極管平面示意圖

圖3 柵控二極管TLP掃描曲線（周長=960μm）

在輸入端口ESD防護設(shè)計時，采用這種特性的柵控二極管是可行的。因為SOI二極管的反向擊穿電壓Vb小于0.8μm SOI器件柵氧擊穿電壓，至少有1.0V以上的設(shè)計裕量；由于SOI二極管Ileakage相當小，對電路輸入端口的高電平漏電流影響也極小，電路高電平漏電流仍可控制在nA量級。因此，輸入端口如圖4所示再采用一個RESD電阻進行限流和限壓，輸入端口的ESD設(shè)計就完全解決了。

在輸出端口ESD防護設(shè)計時，單純使用這種特性的柵控二極管是有一定風險的。因為SOI二極管的反向擊穿電壓Vb接近甚至高于0.8μm SOI器件結(jié)擊穿電壓，但是由于大尺寸并按ESD設(shè)計規(guī)則設(shè)計的輸出驅(qū)動器SOI PMOS、NMOS仍具有的Snapback特性使其仍承擔部分ESD防護作用。為了提升輸出端口的ESD防護能力，如圖4所示，我們采用了實用新型專利技術(shù)，用一個RESD電阻進行降壓、限流作用，阻止瞬間超大ESD電流作用到輸出緩沖器中的驅(qū)動PMOS管及NMOS管上，用來減緩來自輸出端口的ESD應(yīng)力對這些器件的作用強度，從而減少ESD應(yīng)力對它們的損傷，提高輸出端口的ESD耐受水平，這樣輸出端口的ESD設(shè)計就完全解決了。

圖4 優(yōu)化后柵控二極管TLP掃描曲線（周長=1 920μm）

在全芯片ESD防護設(shè)計時，單純使用這種特性的柵控二極管存在巨大風險。因為SOI二極管的反向擊穿電壓Vb接近甚至高于0.8μm SOI器件結(jié)擊穿電壓，如圖4所示。當內(nèi)部電路的SOI器件在ESD的應(yīng)力條件下已發(fā)生結(jié)擊穿，SOI二極管由于反向擊穿電壓過高尚未開始工作，最終導(dǎo)致電路按照芯片靜態(tài)電流從μA量級猛增至幾十mA量級，內(nèi)部被ESD損傷，功能失效，但端口正常的失效模式發(fā)生失效。我們已經(jīng)從實踐中發(fā)現(xiàn)，通過增加?xùn)趴囟O管的周長并通過工藝優(yōu)化手段對柵控二極管 N-阱襯底濃度調(diào)節(jié)，降低SOI二極管反向擊穿電壓，將其控制在7.5V左右為宜。圖4為優(yōu)化后的柵控二極管反向特性。反向擊穿電壓Vb≈7.5V，反向擊穿工作時內(nèi)阻Ron≈11Ω，熱擊穿電流It2≈2.5A，器件漏電流Ileakage是μA以上量級。

在電源與地之間，采用此特性的柵控二極管是有效保護芯片內(nèi)部電路及提升全芯片ESD水平至HBM模型至4kV的關(guān)鍵。

3 ESD網(wǎng)絡(luò)設(shè)計

3.1 電路ESD設(shè)計難點

通常存儲器常用雙列直插式管殼進行封裝，而且與這顆抗輻照256kB SOI只讀存儲器電路有一個共同特點，電路本身一般分別僅有一個電源引腳和一個地引腳，且鍵合指分布在管殼腔體內(nèi)相對應(yīng)的兩邊。由于芯片面積已達7mm×7mm，VDD的PIN28引腳與VSS的PIN14引腳芯片內(nèi)距離達到14mm。

由于芯片面積受管殼腔體的限制，滿足芯片供電需求的電源網(wǎng)絡(luò)最寬只能設(shè)計到80μm，約25Ω寄生的電阻以及電源網(wǎng)絡(luò)寄生的電容，必然會嚴重影響ESD防護器件有效性。這種設(shè)計帶給芯片ESD設(shè)計的難度體現(xiàn)為電源與地之間放電通路少、放電通路很長、導(dǎo)致放電效率低，整顆芯片的ESD水平難以得到提升。

3.2 成功的ESD網(wǎng)絡(luò)設(shè)計

針對電路存在的ESD設(shè)計難點，我們利用電路一個無用引腳PIN1，在取得用戶同意后將其設(shè)計為VSS引腳，見圖5。

圖5 成功的SOI ESD網(wǎng)絡(luò)示意圖

PIN1腳與PIN28腳作為一對電源、地引腳緊密放置在一起，電源與地之間放電通路增加了，有直接最短通路，靜電放電效率提高。

另一方面，為改善芯片電源地線網(wǎng)絡(luò)上寄生電阻給ESD放電所帶來的負面影響，我們在用一鋁和二鋁走線形成的電源地線網(wǎng)絡(luò)上，再布上三鋁形成疊層結(jié)構(gòu)的電源地線網(wǎng)絡(luò)，這樣既加固了電源地供電網(wǎng)絡(luò)，也使其寄生電阻減少一半以上。在圍繞全芯片的VDD與VSS走線下每隔2 000μm放置一組圖4所示工藝優(yōu)化的柵控二極管，共放置了11組。多組SOI二極管的并聯(lián)，降低了ESD事件來臨時ESD防護器件進入工作狀態(tài)時的內(nèi)阻，并提供了很大的PN結(jié)面積。因此，采用圖5所示的全芯片SOI ESD防護網(wǎng)絡(luò)，可以成功實現(xiàn)HBM 4kV。

3.3 失敗的ESD網(wǎng)絡(luò)設(shè)計

圖6所示是一個不成功的SOI ESD防護網(wǎng)絡(luò)設(shè)計，采用圖6 SOI ESD網(wǎng)絡(luò)設(shè)計的芯片整體ESD水平遠不能達到HBM 2kV水平。

圖6 失敗的SOI ESD網(wǎng)絡(luò)示意圖

由于電路研制后評價顯示輸入引腳TTL指標未達到設(shè)計預(yù)期，為了減緩輸出大驅(qū)動器快速翻轉(zhuǎn)引起的地線噪聲對輸入端口TTL電平的影響，在圖6的設(shè)計中對電路的電源地線網(wǎng)絡(luò)進行了修改。將PIN1與PIN14兩組供地引腳在芯片內(nèi)部完全分開，設(shè)計地成兩個獨立的地線網(wǎng)，兩者之間無金屬短接。用PIN14給電路中大驅(qū)動器件和所有ESD防護器件供地，用PIN1給內(nèi)部電路、TTL緩沖器、輸出前級驅(qū)動器等供地。這是在體硅CMOS電路中采用的一種較常規(guī)的地線噪聲隔離設(shè)計技術(shù)。

但設(shè)計時疏忽了PIN28與PIN1之間ESD防護器件的設(shè)置，這種疏忽在體硅CMOS電路中所帶來的影響不一定是致命的，但對于SOI電路而言，直接導(dǎo)致電路整體ESD水平從HBM 4kV以上下降至2kV以下（預(yù)見不超過500V）。這是因為對于全介質(zhì)隔離的SOI電路而言，沒有了體硅CMOS電路的大襯底，PIN1與PIN14完全被埋氧隔離，它們之間不再存在體硅CMOS電路地引腳通過襯底相連的優(yōu)勢。如果是體硅CMOS設(shè)計，當PIN1與PIN28之間無直接放電通路時，可以通過襯底借“道”PIN28與PIN14之間的通路放電，效率雖然會打折扣，但不一定致命。因此，采用圖6所示的全芯片SOI ESD防護網(wǎng)絡(luò)是一個非常失敗的典型設(shè)計案例，也是習(xí)慣體硅CMOS電路思維的設(shè)計者易犯的錯誤。

4 試驗結(jié)果與分析

進行ESD試驗所用兩款256kB SOI只讀存儲器樣片采用完全相同的流片工藝和封裝管殼，分別基于圖5與圖6 SOI ESD防護網(wǎng)絡(luò)實現(xiàn)全芯片的ESD設(shè)計。

實驗方法采用GJB548B-2005所規(guī)定的人體模型（HBM）3015方法，對兩款樣片各取3只分別進行ESD實驗。對樣片1實驗時采用的打擊方式為：Allto-VDD，All-to-VSS，IO-to-IO。對樣片2實驗時，由于電路片內(nèi)有物理隔斷的2個地引腳，分別為VSSD和VSS，按照標準方法要求，采用的打擊方式為：All-to-VDD，All-to-VSS，All-to-VSSD，IO-to-IO。兩款SOI樣片的ESD試驗結(jié)果如表1所示。

表1 兩款SOI ESD網(wǎng)絡(luò)實現(xiàn)樣片的ESD試驗結(jié)果對照表

采用圖5所示ESD網(wǎng)絡(luò)的樣片1的3顆樣片全部通過了4kV的ESD試驗。試驗完成后上大型測試設(shè)備J750測試，所有輸入引腳對地壓降與試驗前相比未改變，所有輸出引腳三態(tài)漏電測試與試驗前相比未改變，樣片靜態(tài)電流仍維持試驗前μA量級，樣片功能正常。

采用圖6所示ESD網(wǎng)絡(luò)的樣片2的3顆樣片全部未通過2kV的ESD試驗。試驗完成后上大型測試設(shè)備J750測試，所有端口測試也非常正常，但樣片靜態(tài)電流由試驗前的μA量級猛增至70mA～80mA量級，電路功能出錯。3顆樣片全部失效，且失效模式與表1所示完全相同。

表1所示的兩款樣片的ESD試驗結(jié)果充分驗證了我們之前對圖5與圖6兩個SOI ESD設(shè)計網(wǎng)絡(luò)的分析。針對SOI電路ESD防護網(wǎng)絡(luò)設(shè)計需特別謹慎，因為SOI材料與結(jié)構(gòu)所引入的全介質(zhì)隔離方式，在為SOI電路帶來優(yōu)勢的同時，也增加了其ESD設(shè)計的復(fù)雜性和難度。

5 結(jié)論

由于SOI電路材料與器件結(jié)構(gòu)的原因，使SOI電路抗ESD設(shè)計相對體硅電路而言難度更大，正如體硅電路的ESD結(jié)構(gòu)不能生搬硬套至SOI電路的ESD設(shè)計中來一樣，本文介紹的器件結(jié)構(gòu)、網(wǎng)絡(luò)等更側(cè)重SOI電路ESD設(shè)計方法、原理及指導(dǎo)思想的闡述，都有它們的局限性和使用邊界，與電路版圖結(jié)構(gòu)相關(guān)性也極大。但是如果根據(jù)SOI電路的目標工藝情況采用TLP等分析手段預(yù)先完成SOI ESD防護器件的設(shè)計和驗證，掌握ESD防護器件全面特性，安排設(shè)計合理的電路ESD網(wǎng)絡(luò)，并放置有效的ESD器件，SOI電路的ESD水平是完全可以做到2級以上水平的。

[1] Ming-Dou Ker, Kei-Kang Huang, Tien-Hao Tang. Siliconon-insulator diodes and ESD protection circuits∶ United States, US 6653670B28[P]. Nov.25,2003.

[2] Mansun Chan, Selina S Yuen, Zhi-Jian Ma, et al.Comparison of ESD Protection Capability of SOI and BULK CMOS output Buffers[J]. IEEE/IRPS,1994∶292-298.

[3] Sridhar Ramaswarmy, Prasum Raja, et al. EOS/ESD Protection Circuit Design for Deep Submicron SOI Technology[J]. EOS/ESD Symp, 1995∶212-217.

[4] S Voldman, R Schulz, J Howard, et al. CMOS-on-SOI ESD protection networks[J]. EOS/ESD Symp,1998∶333-350.

ESD Design for Radiation-hardened SOI 256kB Read-only Memory

LUO Jing, YAN Yan, LUO Sheng, HONG Gen-shen, HU Yong-qiang
（China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

ESD design technology has become a SOI bottleneck technology to enhance the reliability of the SOI circuit. The ESD protection design solution of radiation-hardened 256kB ROM based on SOI/CMOS process is proposed in this paper. Combined with circuit features, detailed analyses for the ESD design difficulties of this chip are proposed in the paper. The analysis and the solving method how to closely cooperate process, components and circuits three aspects for ESD design of SOI circuit are described. Based on 0.8μm 1P3M partially-depletion SOI/CMOS process, its HBM ESD level reaches 4kV by using the ESD design methods and networks.

ESD; SOI; lubistor; ROM

TN402

A

1681-1070（2011）09-0027-05

2011-06-29

羅 靜（1968—），女，浙江紹興人，研究員級高級工程師，畢業(yè)于上海交通大學(xué)，現(xiàn)在中國電子科技集團公司第五十八研究所工作，主要研究方向是VLSI ASIC建庫、抗輻射電路設(shè)計等；

顏 燕（1960—），女，重慶人，高級工程師，現(xiàn)在中國電子科技集團公司第五十八研究所從事元器件標準化工作；

羅 晟（1979—），男，浙江臺州人，工程師，2002年畢業(yè)于電子科技大學(xué)電子工程學(xué)院信息工程專業(yè)，現(xiàn)任職于中國電子科技集團公司第五十八研究所，從事集成電路設(shè)計工作；

洪根深（1973—），男，安徽無為人，碩士，2002年畢業(yè)于四川大學(xué)物理科學(xué)與技術(shù)學(xué)院，現(xiàn)在中國電子科技集團公司第五十八研究所從事SOI工藝技術(shù)研究。