鮑進威，田 豐，喻小虎，張 建，歐 鋼

（國防科學(xué)技術(shù)大學(xué) 衛(wèi)星導(dǎo)航與定位中心，湖南 長沙410073）

0 引 言

集成電路經(jīng)歷了小規(guī)模集成（SSI）、中規(guī)模集成（MSI）、大規(guī)模集成（LSI），發(fā)展到目前的超大規(guī)模集成（VLSI）和特大規(guī)模集成（ULSI）階段，同時隨著芯片特征尺寸的縮小、設(shè)計復(fù)雜性的提高、時鐘速度的增快、電源電壓的降低、布線層數(shù)的增加，使得深亞微米下的大規(guī)模集成電路的設(shè)計復(fù)雜度越來越高，由此引出的一系列新的設(shè)計挑戰(zhàn)，作為電路系統(tǒng)的時間參考，時鐘信號在同步電路系統(tǒng)中占據(jù)著重要地位[1]，而時鐘分布電路的設(shè)計是高性能電路設(shè)計中最具有挑戰(zhàn)性最重要的部分之一。

在Encounter中有兩類方案設(shè)計時鐘分布：一個是時鐘樹綜合（CTS），一個是時鐘網(wǎng)格（Mesh）。時鐘樹是一種通過插入緩沖器（buffer）連接的時鐘網(wǎng)絡(luò)，它的時鐘源點定義為時鐘輸入引腳（或產(chǎn)生的時鐘節(jié)點）。時鐘樹綜合可以完全依靠全自動的EDA工具最大限度地減少時鐘偏差，并通過減少時鐘緩沖器數(shù)目來降低功耗。而針對時鐘網(wǎng)格則有人曾提出過時鐘網(wǎng)格＋局部樹（MLT）的時鐘結(jié)構(gòu)[2－3]，但是完全用手動來設(shè)計 MLT時鐘結(jié)構(gòu)將會使設(shè)計變得很復(fù)雜，使芯片的設(shè)計周期變長。同時由于現(xiàn)有的MLT時鐘結(jié)構(gòu)的設(shè)計一般是通過預(yù)留金屬層來建立一個網(wǎng)格結(jié)構(gòu)來提供時鐘信號的，這樣會存在浪費布線資源的問題。本文的重點是對MLT的時鐘結(jié)構(gòu)進行優(yōu)化，將時鐘設(shè)計的兩種方法結(jié)合起來，形成時鐘網(wǎng)格（Mesh）＋局部樹自動綜合的結(jié)構(gòu)（MLTAS），并將時鐘網(wǎng)格嵌入到時鐘網(wǎng)絡(luò)的Stripes中，以節(jié)約布線資源。

1 時鐘網(wǎng)絡(luò)設(shè)計方法

在物理設(shè)計中的時鐘設(shè)計方法比較有限，最常用是單一的時鐘樹綜合（CTS），而另一種不常用的方法就是時鐘網(wǎng)格＋局部樹（MLT），這兩種方法各有利弊。

1.1 單一的時鐘樹綜合（CTS）

時鐘樹也稱為時鐘網(wǎng)絡(luò)分布，它是指時鐘源和時鐘所控制的寄存器時鐘端之間的一系列的組合邏輯。它的邏輯結(jié)構(gòu)是逐步增大增多的時鐘緩沖器和反相器組成的樹狀結(jié)構(gòu)，因此被形象稱為時鐘樹。其簡化模型如圖1。

圖1 時鐘樹結(jié)構(gòu)的簡化模型

時鐘樹的結(jié)構(gòu)設(shè)計包括三個方面[4]：時鐘樹的層數(shù)，每層的分支數(shù)和每個分支的驅(qū)動器種類[5－6]。時鐘樹的設(shè)計將影響芯片的時鐘偏移和延時的大小。由于每層負載電容不同，所以時鐘樹的層數(shù)越少則不確定性越小，從而時鐘偏移越小。分支數(shù)越多則需要越多的驅(qū)動和連線，將導(dǎo)致面積的增加和由于連線而產(chǎn)生的潛在的時鐘偏移不確定性。而分支少會使所需的層數(shù)增加，也會導(dǎo)致時鐘偏移的不確定性和延時的增大。選擇驅(qū)動器要保證有足夠的驅(qū)動能力，但驅(qū)動能力大會增大上一層驅(qū)動器的電容負載，并導(dǎo)致延時和功耗的增加，所以選擇不同層的驅(qū)動器時要選擇其平衡點，已達到在滿足驅(qū)動能力的情況下延時最小。

時鐘樹綜合[7]就是根據(jù)設(shè)計和單元庫的物理信息，在時鐘路徑上插入一個時鐘緩沖器和反相器組成的樹狀結(jié)構(gòu)，使得時鐘信號嚴格按照設(shè)計要求到達芯片寄存器的時鐘端口。時鐘樹綜合在整個后端設(shè)計流程中位于布局之后，布線之前。

1.2 時鐘網(wǎng)格＋局部樹

在實際的MLT設(shè)計中，時鐘分布網(wǎng)絡(luò)[8]通常被劃分為兩部分：全局的和局部的時鐘網(wǎng)絡(luò)。全局的網(wǎng)絡(luò)是將時鐘信號從時鐘源分配到各個局部區(qū)域，通常它有一個對稱的結(jié)構(gòu)。然后本地的時鐘網(wǎng)絡(luò)再將時鐘分配到各個時鐘元素，它通常是非對稱的。結(jié)構(gòu)如圖2所示。

圖2 MLT結(jié)構(gòu)模型

在Encounter中，半自動的時鐘網(wǎng)格工具可以被用于構(gòu)建頂層的網(wǎng)格結(jié)構(gòu)。網(wǎng)格可以被劃分為三部分：頂層鏈，全局網(wǎng)格，局部分布，如圖3所示。

頂級鏈為網(wǎng)格的前級驅(qū)動提供合適的輸入轉(zhuǎn)換時間，或為網(wǎng)格增加額外的插入延遲，這種串聯(lián)的緩沖器鏈在整個網(wǎng)格結(jié)構(gòu)中是可選的。

圖3 全局網(wǎng)格結(jié)構(gòu)圖[9]

局部樹也是一個可選的部分，如果不定義局部樹的結(jié)構(gòu)，時鐘網(wǎng)格會平衡所有網(wǎng)格段的偏差。

全局網(wǎng)格使用多個（大于等于零）前級驅(qū)動級，然后是一級主驅(qū)動。主驅(qū)動用來驅(qū)動一個最終的全局網(wǎng)格線網(wǎng)，最終的網(wǎng)格驅(qū)動器驅(qū)動主干和分支網(wǎng)格。

在Encounter工具中存在兩種網(wǎng)格結(jié)構(gòu)：

1）H－tree[9]

這種結(jié)構(gòu)的網(wǎng)格的優(yōu)點是前級驅(qū)動高度對稱，因此，對于具有很多觸發(fā)器的大型時鐘域來說可以較好的控制偏差。缺點就是它比其他網(wǎng)格結(jié)構(gòu)需要更多的高的功耗以及布線資源，如圖4。

圖4 H－tree結(jié)構(gòu)示意圖

2）Fishbone[9]

Fishbone的主驅(qū)動對一個主干線網(wǎng)（脊干）使用多點驅(qū)動，而主干線網(wǎng)則驅(qū)動許多正交的分支，被多點驅(qū)動的前級驅(qū)動的主干構(gòu)成了前級驅(qū)動階段，并被放置在距離下一級的驅(qū)動輸入足夠近的地方，如圖5。

1.3 CTS與MLT的比較

我們已經(jīng)對兩種方法原理做了介紹，對兩種設(shè)計方法的優(yōu)劣做一下比較。

圖5 Fishbone結(jié)構(gòu)示意圖

從表1可以清晰的看到這兩種方法的優(yōu)缺點，所以為了揚長避短，在兩者之中取一個平衡，同時獲得很好的性能。我們提出一種改進的設(shè)計方法。將時鐘設(shè)計的兩種方法結(jié)合起來，形成時鐘網(wǎng)格（Mesh）＋ 局部樹自動綜合 （Local Tree auto synthesize）的結(jié)構(gòu)（MLTAS），同時為了節(jié)約布線資源，將時鐘網(wǎng)格嵌入到時鐘網(wǎng)絡(luò)的Stripes中。

表1 CTS和MLT優(yōu)劣比較

1.4 MLTAS時鐘網(wǎng)絡(luò)設(shè)計方法

時鐘網(wǎng)格（Mesh）＋局部樹自動綜合（Local Tree auto synthesize）的結(jié)構(gòu)（MLTAS）是結(jié)合了CTS和MLT兩種時鐘網(wǎng)絡(luò)設(shè)計方法。它的原理就是上述兩種設(shè)計原來的結(jié)合。在局部樹的設(shè)計上它是采用了自動時鐘樹綜合來實現(xiàn)，充分利用了布線和緩沖器內(nèi)插算法的EDA工具來做自動化綜合，從而減少了芯片設(shè)計的周期。而在全局網(wǎng)絡(luò)的設(shè)計則采用的是時鐘網(wǎng)格設(shè)計，通過網(wǎng)格設(shè)計的高度對稱性來減少時鐘偏差，同時為了節(jié)約布線資源，也即節(jié)省功耗，我們不是通過預(yù)留金屬層來建立網(wǎng)格結(jié)構(gòu)而是將時鐘網(wǎng)格嵌入到時鐘Stripes中，以節(jié)約布線資源的目的。MLTAS同時具備了比MLT設(shè)計簡單，設(shè)計周期短，布線資源節(jié)約的優(yōu)勢，又達到比CTS設(shè)計減少時鐘偏差的目的。

2 MLTAS設(shè)計方法的應(yīng)用

為了實現(xiàn)MLTAS設(shè)計方法，我們將它應(yīng)用于北斗用戶系統(tǒng)的一款0.18μm的SOC芯片設(shè)計上。MLTAS設(shè)計是一個分兩階段的自底向上的過程，第一階段是通過自動時鐘樹綜合來構(gòu)建底層接近零偏差的局部樹，第二階段是構(gòu)建上層零偏差的全局網(wǎng)絡(luò)，從而大大減少時鐘偏差。

2.1 局部樹的構(gòu)建

局部樹的構(gòu)建可以通過手動方式來完成，這樣可以達到時鐘偏差的可控性設(shè)計，但為了設(shè)計簡單，提高設(shè)計效率，同時又能到達預(yù)期的設(shè)計效果。這部分是通過自動時鐘樹綜合來構(gòu)建底層接近零偏差的局部樹。MLTAS的Local Tree部分采用的就是全自動的時鐘樹綜合來完成的。設(shè)計思路是：根據(jù)完全的自動時鐘樹綜合設(shè)計的CTS分析結(jié)果，追溯時鐘網(wǎng)絡(luò)，以獲得時鐘的結(jié)構(gòu)信息，根據(jù)所得的結(jié)果，重新尋找時鐘源的輸入端，并且以新的時鐘源的輸入端為根節(jié)點（Root Pin）做自動時鐘樹綜合。在局部樹的構(gòu)建過程中本設(shè)計是將單一時鐘樹綜合后時鐘樹結(jié)構(gòu)中的LEVEL3的標(biāo)準門單元都提取出來作為新的時鐘源輸入端，簡易示意圖如圖6，并將前面的驅(qū)動全部刪除，而這些提取的時鐘源輸入端又直接連接到網(wǎng)格結(jié)構(gòu)中的樹枝上（或連接在樹枝上的buffer上面）。在局部樹的構(gòu)建過程中首先要將原先的時鐘樹的規(guī)格修改，將提取出的時鐘節(jié)點作為新的時鐘源輸入端，同時要對時鐘偏差，信號跳變時間，時鐘到達時鐘端的延遲時間，最大扇出等做適當(dāng)?shù)男薷?，以得到更好的局部信號分布結(jié)構(gòu)。

圖6 CTS綜合后的簡易時鐘樹結(jié)構(gòu)示意圖

其中含Level的方框即可以代表buffer也可以代表標(biāo)準時鐘門單元。圖7分別是單一時鐘樹綜合（CTS）設(shè)計和局部樹自動綜合（LTAS）設(shè)計結(jié)果的比較，其中左邊為CTS的效果圖，右邊是局部樹自動綜合的效果圖。

通過兩個圖的對比可以看出左邊的CTS后的時鐘信號是從最左邊的時鐘根節(jié)點來提供的，而右邊的LTAS后的時鐘信號則是從提取的時鐘源輸入端而不是原先的根節(jié)點提供的。

圖7 CTS后效果圖VS局部樹自動綜合（LTAS）后的效果圖

2.2 全局網(wǎng)格的構(gòu)建

一般的時鐘網(wǎng)格設(shè)計都是通過預(yù)留金屬層以建立一個網(wǎng)格結(jié)構(gòu)來提供時鐘信號，這樣會造成功耗的增加，布線資源（布線層數(shù)、過孔，線長等）的浪費。由于本款芯片設(shè)計是一個六層金屬的設(shè)計，考慮到電源供電的充分性，即在第4、5、6層都有電源網(wǎng)絡(luò)分布，同時又要節(jié)約布線資源，沒有給全局網(wǎng)格的構(gòu)建再預(yù)留單獨的金屬層，而是在設(shè)計中將全局網(wǎng)格設(shè)計在第5、6層。為了不將網(wǎng)格結(jié)構(gòu)與電源網(wǎng)絡(luò)的位置相沖突，必須將全局網(wǎng)格嵌入到電源網(wǎng)絡(luò)Stripes之間的空隙中，以達到設(shè)計要求的同時，節(jié)約布線資源和功耗。

在綜合全局網(wǎng)格之前，首先定義網(wǎng)格的配置文件[10]，包括布線的類型（金屬線寬、間距，布線分布層數(shù)）、網(wǎng)格的級數(shù)、網(wǎng)格緩沖器的類型，根節(jié)點，葉子節(jié)點。還要規(guī)定網(wǎng)格的結(jié)構(gòu)類型，規(guī)定樹干、樹枝以及網(wǎng)格緩沖器的放置方式。比如樹干、樹枝放置的間距，分布方式，樹干、樹枝和緩沖器三者之間的接觸頻率。在全局網(wǎng)格的構(gòu)建中，為了得到更好的時鐘偏差，選擇的是H－tree的四級網(wǎng)格結(jié)構(gòu)。同時為了將網(wǎng)格結(jié)構(gòu)嵌入到Stripes中，將樹干之間的間距和樹枝之間的間距選取特殊的值而不讓其自動去設(shè)置。然后將網(wǎng)格的規(guī)格文件讀入系統(tǒng)，此文件中將包含有關(guān)時鐘端的信息，即規(guī)定哪些器件的輸入端作為時鐘的輸入端。下面是Encounter中用來設(shè)計時鐘網(wǎng)格的過程：首先是提取出所有時鐘源輸入端，并將提取出的時鐘源輸入端作為時鐘根節(jié)點，進行時鐘樹自動綜合，綜合后再做優(yōu)化；第二步就是將這些時鐘源的輸入端作為網(wǎng)格結(jié)構(gòu)的葉子節(jié)點進行網(wǎng)格綜合，并做布線，金屬線剪裁以及優(yōu)化，如圖8。

在Encounter中完成上述操作后，可以看到嵌入到Stripes中的時鐘網(wǎng)格結(jié)果，如圖9。

圖中的高亮顯示的是網(wǎng)格結(jié)構(gòu)的樹干，次亮顯示的是樹枝，而淺色顯示的縱橫線網(wǎng)則是Stripes，從中我們可以很清晰看到時鐘網(wǎng)格已經(jīng)嵌入到時鐘網(wǎng)絡(luò)的Stripes之中。

3 MLTAS設(shè)計和CTS設(shè)計的結(jié)果比較

為了體現(xiàn)MLTAS設(shè)計方法性能的優(yōu)越性，在相同設(shè)計面積和相同時鐘頻率的條件下，將其與CTS設(shè)計進行了比較。如表2所示，從CTS設(shè)計和MLTAS設(shè)計的結(jié)果中我們很容易得出，MLTAS在插入緩沖器方面比樹形結(jié)構(gòu)有一定優(yōu)勢，而在時鐘偏差方面更是獲得了較大的優(yōu)化。下面我們從設(shè)計結(jié)果的數(shù)據(jù)來加以說明。

表2 CTS和MLTAS結(jié)果的比較

從表中可以明顯的看到MLTAS設(shè)計比單一的CTS設(shè)計在總的buffer數(shù)量上要少36個，所以在高性能的芯片設(shè)計中MLTAS設(shè)計在緩沖器數(shù)量上會帶來一定的優(yōu)勢。同時我們也可以看到MLTAS流程比單一的CTS流程的時鐘偏差要小許多，總的時鐘偏差減少了194.3ps，占CTS設(shè)計總時鐘偏差的34.6%，得到了較大的優(yōu)化。

4 結(jié) 論

結(jié)合CTS和MLT兩種時鐘網(wǎng)絡(luò)設(shè)計方法提出了時鐘網(wǎng)格（Mesh）＋本地樹自動綜合（Local Tree Auto Synthesize）的一種新的時鐘設(shè)計方法。將該設(shè)計方法應(yīng)用到北斗用戶系統(tǒng)的一款0.18 μm的SOC芯片設(shè)計上，并詳細論述了設(shè)計的思路。最后在相同設(shè)計條件的情況下，通過比較自動綜合的樹結(jié)構(gòu)和MLTAS的時鐘設(shè)計的結(jié)果，得到MLTAS相比單一樹形結(jié)構(gòu)的CTS流程可以實現(xiàn)減少總的緩沖器數(shù)量和時鐘偏差的效果，從而得出了本SOC芯片設(shè)計上，MLTAS設(shè)計比單一樹結(jié)構(gòu)的CTS設(shè)計具有更好的優(yōu)越性，也體現(xiàn)了MLTAS也比CTS更適合高性能的復(fù)雜系統(tǒng)的芯片設(shè)計之中。

[1]汪 珺.基于Garfield5設(shè)計中時鐘樹綜合技術(shù)研究[D].江蘇：東南大學(xué)碩士學(xué)位論文，2006：1－2.

[2]Yeh C，Wilk G，Chen H.Clock distribution architecture：a comparative study[C]／／Proc of the Int Symp on Quality Electronic Design.San Jose，CA，USA ，2006：85－91.

[3]Wilke G R，Murgal R.Design and analysis of“Tree＋Local Meshes”clock architecture[C]／／Proc of the Int Symp on Quality Electronic Design.San Jose，CA，USA，2007：165－170.

[4]殷瑞相，郭 瑢.同步數(shù)字集成電路設(shè)計中的時鐘樹分析[J].汕頭大學(xué)學(xué)報·自然科學(xué)版，2005，20（3）：75－80.

[5]Chi M C，Huang S H.A reliable clock tree design methodology for ASIC designs[J].Chung Yuan Journal，2000，28（3）：115－122.

[6]Chung J，Cheng Chung－kuan.Optimal buffered clock tree synthesis[C]／／ASIC Conference and Exhibit，Proceedings，Seventh Annual IEEE International，USA：Rochester，1994：130－133.

[7]劉輝華，劉 振，李蜀霞，等.層次化時鐘網(wǎng)絡(luò)設(shè)計研究[J].微電子學(xué)與計算機，2008，25（11）：52－53.

[8]顧 琴，辜建偉，李玉童.在Encounter中實現(xiàn)網(wǎng)格＋局部樹的時鐘設(shè)計流程[J].電子設(shè)計應(yīng)用，2008（12）：57－58.

[9]Cadence.Encounter user guide[R].2007.

[10]顧 琴，林正浩.用 Encounter實現(xiàn) Mesh－Local－Tree結(jié)構(gòu)的時鐘設(shè)計流程[J].半導(dǎo)體技術(shù)，2008，33（7）：628－629.