謝 莉
(湖南人文科技學院物理與信息工程系 湖南 婁底 417000)
隨著數(shù)字技術的進一步發(fā)展,使得模數(shù)轉換技術朝著高速、低功耗、高分辨率的方向發(fā)展,特別是在通信、高速數(shù)據(jù)采集系統(tǒng)、雷達等應用領域,對ADC的轉換速度要求越來越高。
并行結構的ADC有全并行、內插式并行結構及兩步式并行結構等。
圖1 全并行ADC結構框圖
全并行ADC的結構如圖1所示,阻值相同的電阻R對Vref分壓,為2n-1(n為ADC的分辨率)比較器提供參考電壓,這2n-1參考電壓分別與要輸入信號Vin比較,產生2n-1個高低電平,也就是溫度計碼,解碼電路對輸入的溫度計碼進行解碼得到n位二進制數(shù)。
全并行ADC的優(yōu)點是轉換速度高。由于全并行ADC只需一次比較就能將模擬信號轉換成數(shù)字信號,因此是所有ADC中轉換速度最快的,比較器的轉換時間決定了其速度。目前,其轉換速度最高達到40GHz。但是其芯片面積和功耗大,分辨率有限。這是因為,對于要實現(xiàn)n位數(shù)字信號,電阻和比較器的數(shù)目達到2n,因此面積和功耗大。其次,電阻匹配限制其參考電壓特性,以及非線性輸入電容大,使比較器的產生嚴重失調,因此其分辨率一般限制在8位以下。
由于全并行ADC前置放大器在轉折電壓具有較好的線性特性,通過電阻串,電流鏡或電容等內插出全并行ADC所需的更多的參考電壓。內插技術減少了前置放大器的數(shù)目,大大降低轉換器的輸入電容,降低了由于前置放大器的漂移而引入的微分非線性誤差。但是通過內插技術實現(xiàn)的并行ADC,芯片面積仍然很大,功耗消耗也較大。
兩步式ADC克服了全并行ADC由于比較器數(shù)量巨大而帶來的問題,其結構框圖如圖2所示。這種ADC由兩級子ADC、一個減法器和一個數(shù)模轉換器(D/A)構成。將模擬信號轉換成數(shù)字信號,它需要兩步才能完成。第一步,輸入信號通過采樣保持電路(S/H)被ADC1量化成高位數(shù)據(jù),然后通過D/A將這高位數(shù)據(jù)轉換成模擬信號,并與S/H保持信號相減。第二步,余量送入ADC2,產生低位數(shù)據(jù)。兩步式ADC得到高低位數(shù)字信號需要經過兩次模數(shù)轉換,因此其轉換時間比全并行結構長,且需減法電路和D/A模塊。但在同樣的精度下,大大減少了比較器的數(shù)目,使得芯片面積和功耗大大降低。
圖2 兩步式ADC結構框圖
折疊ADC如圖3所示,模擬輸入信號被分為兩條并行路徑。第一條路徑首先經過預處理器進行預處理后,粗量化器將其量化為2N1個值。第二條路徑通過一個折疊電路進行處理,將2N1個子區(qū)間全部映射到一個子區(qū)間上,然后將此模擬信號送到一個有2N2個子區(qū)間的細量化器中。比較器的總數(shù)為2N1-1加2N2-1,而具有同等分辨率的并行ADC需要2N1+N2-1個比較器。因此折疊式ADC的比較器數(shù)目小于全并行ADC,且其最快轉換時間只需要一個時鐘周期。但折疊式ADC因為沒有采樣保持,折疊輸出的帶寬是模擬帶寬的數(shù)倍。
圖3 折疊式ADC結構框圖
上述ADC的速度雖然很高,但轉換時間最短也要一個時鐘周期,而時間交織這種電路技術從根本上突破了這個極限,放寬了各個通道ADC的要求,并且部分解決了ADC系統(tǒng)中速度和分辨率之間的矛盾。圖4為其原理框圖,輸入信號在時鐘clk的控制下,依次被各個通道的ADC進行處理,在輸出端依次輸出各通道的數(shù)字信號。即使clk信號分成n個通道的時鐘信號clkl、clk2…clkn,因此clk的頻率是各通道時鐘頻率的n倍。
圖4 時間交織ADC結構框圖
因此,只要各通道的采樣足夠高,保證各ADC的準確性,時間交織結構的模數(shù)轉換速度即為時鐘clk的頻率,遠遠超過了各個通道轉換速度。但時間交織技術會產生通道增益、通道失調和時間的失配[1]。
新的結構和新的工藝技術,使得A/D轉換器采樣速率從幾百kHz發(fā)展到上GHz甚至幾十GHz超高速采樣率,功耗也越來越低。如SiGe BiCMOS工藝、Inp/InGaAS工藝,采用高速ADC結構并采用這些新的工藝技術來實現(xiàn),使得ADC的轉換速度達到幾十GHz[2]。這些高速ADC主要應用于醫(yī)療儀器、高數(shù)據(jù)采集系統(tǒng)、超寬帶雷達、超寬帶無線通信系統(tǒng)[3]等領域。
[1]艾倫.CMOS模擬集成電路設計:電二版.電子工業(yè)出版社,2005,3:557-570.
[2]Borokhovych,Y.,Gustat,H.4-bit,15 GS/s ADC in SiGe.NORCHIP 2008.2008:268-271.
[3]郝俊,孟橋,高彬.0.35μm CMOS 4位4Gsample/s全并行模數(shù)轉換器設計.電子器件,2007,30(2):403-406.