李 輝 饒睿楠 任亞欣

(西安電子工程研究所 西安 710100)

1 引言

現(xiàn)代雷達(dá)中，通常要求雷達(dá)發(fā)射信號具有多種形式，如工作時采用的不同帶寬不同時寬的線性調(diào)頻信號、非線性調(diào)頻信號、單頻信號、相位編碼信號，以及為進(jìn)行系統(tǒng)調(diào)試、校正而使用幅度調(diào)制的上述信號等。這就給雷達(dá)信號產(chǎn)生器提出了具有多種工作模式的要求［1］。應(yīng)用于某雷達(dá)系統(tǒng)的信號波形要求如表1所示，表1中的f為多普勒頻移。盡管本系統(tǒng)中對信號模式要求不是很多，但是為了實現(xiàn)通用化這就要求在設(shè)計的開始就以模塊化和通用化的思想從軟件和硬件方面進(jìn)行構(gòu)思設(shè)計。本文將MATLAB工具軟件和Quartus軟件聯(lián)合使用，通過MATLAB以參數(shù)化的方法產(chǎn)生mif格式的信號波形數(shù)據(jù)和DDS寄存器配置數(shù)據(jù)，這些數(shù)據(jù)作為FPGA中RAM對應(yīng)的數(shù)據(jù)在FPGA開發(fā)中直接使用。在FPGA設(shè)計中采用多層狀態(tài)機的方法來實現(xiàn)對AD9910的多模式動態(tài)配置［1］。由于采用了參數(shù)化方法使得當(dāng)信號參數(shù)改變時，只需在MATLAB中修改信號相應(yīng)參數(shù)產(chǎn)生對應(yīng)的數(shù)據(jù)替換原來的數(shù)據(jù)就可以實現(xiàn)新參數(shù)的信號，從而實現(xiàn)了信號產(chǎn)生器的通用化，節(jié)省了軟、硬件開發(fā)成本。

表1 某雷達(dá)信號產(chǎn)生器的工作模式

2 AD9910的結(jié)構(gòu)和特點

AD9910是ADI公司近年來推出的一款性價比很高的DDS芯片，它與AD9954的功能比較如表2所示，可以認(rèn)為它是AD9954的升級版，其內(nèi)部結(jié)構(gòu)圖如圖1所示，由圖1可以看出:它主要由DDS核、14位DAC、線性斜坡發(fā)生器、1024 X 32 bit RAM、時鐘倍頻電路、時序控制邏輯、串行控制接口和高速并行數(shù)據(jù)接口等8部分組成。它支持的最高時鐘頻率達(dá)到1000MHz。其內(nèi)部集成的靜態(tài)RAM從邏輯上劃分為八個區(qū)，分別由外部引腳Profile0～2進(jìn)行選擇，這八個區(qū)分別由寄存器 Profilei(i=0，1，2，3，4，5，6，7)控制。該RAM中的數(shù)據(jù)可以作為頻率控制字、也可以作為相位偏移字，還可以作為幅度與相位偏移字用于角度調(diào)制，RAM主要用于預(yù)先定義好的調(diào)制。AD9910主要有4種工作模式:單頻模式、RAM調(diào)制模式、DRG調(diào)制模式和并口調(diào)制模式。在單頻模式下，AD9910輸出連續(xù)波信號。AD9910共有8個64位單頻信號寄存器，可以存儲8個單一頻率控制字，每個寄存器中包含了頻率控制參數(shù)、相位控制參數(shù)和幅度控制參數(shù)。利用芯片管腳Profile0～2可以選擇使用哪個Profile寄存器。在RAM調(diào)制模式下，用戶可以任意改變DDS信號控制參數(shù)來產(chǎn)生各種信號，典型應(yīng)用如FSK、PSK、ASK以及用戶可自定義的非線性掃描信號。這種模式下的RAM寄存器和單點調(diào)制模式下的單頻信號寄存器復(fù)用同一地址，通過芯片的功能控制寄存器CFR1、CFR2來控制選用哪種模式。DRG調(diào)制模式與RAM調(diào)制模式實現(xiàn)功能相類似，不同點是該模式利用累加器對DDS所需的信號參數(shù)進(jìn)行調(diào)制。在這種模式下，可以產(chǎn)生較好的線性調(diào)頻信號。并口調(diào)制模式主要應(yīng)用于需要頻率或者相位極快變化的場合，例如跳頻合成器、高速波形發(fā)生器等。因為AD9910提供了更新速率可達(dá)250MHz的l6bit快速編程的并行接口，每隔8ns即可更新一次32bit的頻率控制字。在各個工作模式下對芯片的操作只需要選擇相應(yīng)的模式，并寫入相應(yīng)的控制字即可。根據(jù)AD9910的功能特點及設(shè)計要求，在本文中選擇使用的是RAM調(diào)制模式。

表2 AD9910與AD9954主要功能對比

圖1 AD9910的結(jié)構(gòu)框圖

3 系統(tǒng)實現(xiàn)方案

系統(tǒng)采用FPGA作為控制電路的核心，通過AD9910的串口對其進(jìn)行動態(tài)配置來實現(xiàn)通用雷達(dá)信號產(chǎn)生器，其系統(tǒng)框圖如圖2所示。圖2中穩(wěn)壓器對+5V的電壓進(jìn)行穩(wěn)壓處理，產(chǎn)生+3.3V、+1.2V、+1.8V電壓分別為FPGA和AD9910供電;FPGA根據(jù)外部輸入信號的變化對AD9910進(jìn)行動態(tài)配置，在配置完成后根據(jù)外部的輸入脈沖觸發(fā)AD9910輸出一定參數(shù)的復(fù)雜信號;AD9910輸出的信號通過Balun實現(xiàn)差分到單端信號的轉(zhuǎn)換，再經(jīng)濾波器濾波后由放大器對信號進(jìn)行放大后輸出。

3.1 硬件設(shè)計

在進(jìn)行硬件設(shè)計時，為了實現(xiàn)通用化需要考慮以下幾個問題:一是AD9910的輸入?yún)⒖紩r鐘，采用外部直接輸入時鐘還是通過內(nèi)置的PLL對輸入的頻率較低的時鐘進(jìn)行倍頻而得到最終的頻率較高的時鐘信號;二是系統(tǒng)中的關(guān)鍵信號如串口配置時鐘Sclk、配置數(shù)據(jù)Sdio和同步時鐘信號等要按照高速信號來處理;三是信號輸出電路部分的Balun、濾波器和放大器的選擇要考慮到輸出信號中心頻率、帶寬變化的影響。在本方案中對輸入的頻率較低的時鐘信號通過內(nèi)置的PLL進(jìn)行倍頻，考慮到不同倍頻次數(shù)和環(huán)路參數(shù)對最終輸出相位噪聲的影響，需要特別注意外接環(huán)路濾波器的設(shè)計，在印制板設(shè)計時對外接的電容和電阻按照并聯(lián)和串聯(lián)方式多布置幾個封裝位置以便于調(diào)整環(huán)路參數(shù)、優(yōu)化輸出信號的相位噪聲。對于系統(tǒng)中的關(guān)鍵信號按照高速信號設(shè)計規(guī)則進(jìn)行布線，以保證信號的完整性。對于輸出Balun和放大器采用頻響滿足AD9910最大Nyquist帶寬的型號，而對于濾波器則選用標(biāo)準(zhǔn)封裝的成品濾波器，當(dāng)輸出信號中心頻率和帶寬變化時，直接更換即可。

圖2 系統(tǒng)框圖

3.2 軟件設(shè)計

軟件的設(shè)計涉及三個方面，一是波形和配置數(shù)據(jù)的產(chǎn)生，二個是根據(jù)外部輸入信號的變化對AD9910進(jìn)行動態(tài)配置;三是配置完成以后的運行控制。本方案中，波形和配置數(shù)據(jù)利用MATLAB工具以參數(shù)化的方法產(chǎn)生Quartus軟件能夠直接使用的mif格式的數(shù)據(jù)文件，當(dāng)信號參數(shù)改變時，只要在MATLAB中對參數(shù)進(jìn)行修改生成新的數(shù)據(jù)文件來代替舊的數(shù)據(jù)文件就可以完成新參數(shù)信號的產(chǎn)生。動態(tài)配置的問題可以采用多層次狀態(tài)機［1］來解決。配置完成后的控制運行要依據(jù)雷達(dá)工作的特點，以Prf脈沖的前沿作為觸發(fā)，根據(jù)脈寬等參數(shù)的變化來改變Profile0～2信號，從而使AD9910輸出一定參數(shù)的復(fù)雜信號。圖3為FPGA內(nèi)部的框圖，主要由三部分組成:邏輯控制模塊、RAM和并串轉(zhuǎn)換模塊，邏輯控制模塊負(fù)責(zé)整個系統(tǒng)的邏輯產(chǎn)生包括對RAM的讀控制、并串轉(zhuǎn)換模塊的啟動和與AD9910連接的信號的邏輯控制。在FPGA設(shè)計時要保證關(guān)鍵信號的建立時間和保持時間滿足AD9910數(shù)據(jù)手冊的要求。

圖3 FPGA內(nèi)部框圖

圖4為AD9910串口配置的時序要求。串口的操作要在CS信號為低電平的情況下先寫入一個命令字節(jié)，通過命令字節(jié)指明是進(jìn)行讀操作還是寫操作，同時指明操作寄存器的地址。接下來的字節(jié)是數(shù)據(jù)字節(jié)也就是寫入寄存器的數(shù)據(jù)或者從寄存器中讀出的數(shù)據(jù)。圖5是用Quartus軟件進(jìn)行FPGA設(shè)計，仿真出的時序圖。從仿真圖可以看出，在進(jìn)行串口寫操作前先在io-reset端口形成一個脈沖來進(jìn)行串口的同步操作，在寫完一個寄存器后在io-update端口上形成一個脈沖使寫入的數(shù)據(jù)從緩存區(qū)轉(zhuǎn)移到寄存器中，從而完成一個寄存器的寫操作。

4 測試結(jié)果

圖6～9是測試不同模式下的信號頻譜圖，圖10～11是測試不同初始相位情況下的信號時域圖。其中，圖6為脈內(nèi)跳頻的線性調(diào)頻脈沖信號的頻譜圖，圖8為線性調(diào)頻脈沖信號的頻譜圖，圖7和圖9分別為圖6和圖8對應(yīng)信號加多普勒偏移后的信號頻譜圖，為了便于觀測，將多普勒頻率設(shè)置為1MHz。

圖6 脈內(nèi)跳頻線性調(diào)頻信號未加多普勒偏移

5 結(jié)束語

本文根據(jù)AD9910的性能特點，通過FPGA對其進(jìn)行動態(tài)配置形成通用雷達(dá)信號產(chǎn)生器。對實現(xiàn)該方案應(yīng)注意的問題和解決方法進(jìn)行了具體的介紹。最后利用頻譜儀測試了輸出信號的頻譜，利用示波器測試了線性調(diào)頻脈沖信號的時域圖，符合設(shè)計要求。需要指出的是:由于受AD9910最高參考時鐘頻率以及其內(nèi)部集成RAM容量的限制，該方案在產(chǎn)生大時寬、大帶寬的線性調(diào)頻脈沖信號或非線性調(diào)頻脈沖信號時受到了限制。

［1］李輝.基于AD9954的多模式雷達(dá)信號產(chǎn)生器［J］.火控雷達(dá)技術(shù)，2008，(4).

［2］AD9910 DATA SHEET.Analog Devices，Inc.2007.

［3］夏宇聞.VERILOG數(shù)字系統(tǒng)設(shè)計教程［M］.北京:北京航空航天大學(xué)出版社，2003.

［4］田廣錕，范如東.高速電路PCB設(shè)計與EMC技術(shù)分析［M］.北京:電子工業(yè)出版社，2008.