賀 珍 劉富強

（91404部隊 秦皇島 066001）

1 引言

為滿足對新型電子對抗裝備檢驗、鑒定的需要，須對試驗保障設(shè)備進行研制和改造，制導(dǎo)雷達系統(tǒng)作為檢驗電子對抗效果的重要設(shè)備［1］，在研制過程中，力爭能將國內(nèi)外已有的末制導(dǎo)雷達的功能集于一身，使系統(tǒng)具有功能強、技術(shù)先進、集成度高、可靠性強的特點，能在較長時間內(nèi)保持使用價值，延長使用周期。為此，系統(tǒng)采用全數(shù)字信號處理技術(shù)，為滿足大數(shù)據(jù)量和高速實時處理的要求，關(guān)鍵是合理設(shè)計數(shù)據(jù)處理系統(tǒng)，核心是選擇數(shù)據(jù)處理芯片［2］，經(jīng)過充分論證，決定采用 ADSP2106X作為系統(tǒng)的核心處理芯片。

2 末制導(dǎo)雷達系統(tǒng)信號處理需求

系統(tǒng)作為檢驗新型電子對抗裝備的設(shè)備，主要包括制導(dǎo)雷達及控制設(shè)備，不僅要具備末制導(dǎo)雷達的正常功能，而且要具備一般設(shè)備的可操作性、可控性和顯示功能，能夠靈活地選擇雷達參數(shù)，控制雷達工作方式，達到試驗檢測對不同雷達選擇的要求。因此，系統(tǒng)必須具備以下功能［3～4］：1）完成對目標(biāo)的搜索；2）實時處理在雷達搜索范圍內(nèi)的目標(biāo)信息，完成信號檢測；3）完成對目標(biāo)信號的跟蹤；4）對雷達的控制，包括參數(shù)設(shè)置、工作方式選擇等；5）雷達工作狀態(tài)顯示；6）目標(biāo)參數(shù)顯示；7）雷達與控制設(shè)備間的通訊；8）雷達回波信號視頻重組和回放。

為完成以上功能，系統(tǒng)的信號處理能力必須很強，不僅數(shù)據(jù)處理量大，而且要求處理速度高、實時性強［5］。在實現(xiàn)雷達信號的數(shù)字脈沖壓縮和兩維檢測，完成目標(biāo)的方位、距離、速度搜索、檢測和跟蹤工作的同時；完成雷達回波視頻信號的處理，提取目標(biāo)信息；處理雷達和控制臺間的通訊，接收控制臺的控制命令和參數(shù)，控制雷達的工作方式和工作流程，輸出目標(biāo)參數(shù)等［6］。

3 ADSP2106X的技術(shù)特點

AD公司的ADSP2106X系列是一種高性能32位浮點DSP［7］，不僅具有很強的處理功能，而且有大容量的片內(nèi)RAM，是高速信號處理設(shè)計的首選。它的基本特點［8］有：1）最高工作頻率為40MHz，時鐘周期25ns；2）數(shù)據(jù)線有48根，地址線有32根，地址范圍4G；3）所有指令都是單周期指令，指令長度均為48bit；4）32-bit IEEE浮點運算單元，內(nèi)含乘法器、ALU和移位器，支持40bit的擴展精度浮點運算；5）10個 DMA通道；6）4Mbit雙口片內(nèi)存儲器；7）有兩個同步串口和六個連接口；8）支持多處理器共享總線。

ADSP2106X提供了強大的實現(xiàn)多處理器并行處理的能力，任何一片ADSP2106X都可以訪問其它ADSP2106X的片內(nèi)存儲空間。由于片內(nèi)SRAM為雙口存儲器，因而這種訪問并不中斷被訪問處理器的正常工作［9］。另外ADSP2106X還具有六個4bit的連接口（Link Ports），每個連接口可以兩倍于系統(tǒng)工作時鐘的速率傳送數(shù)據(jù)，因此每個連接口在一個時鐘周期內(nèi)能夠傳送一個8bit數(shù)據(jù)。在不增加輔助電路的條件下，ADSP2106X通過其它六個連接口實現(xiàn)處理器之間點到點的通信。ADSP2106X的運行速度非?？?，其指令周期為25ns，即每秒能處理四千萬條指令，并且單周期內(nèi)可以乘法、加法、減法三操作并行，計算一個1024點的復(fù)數(shù)FFT只需0.46ms，而計算浮點倒數(shù)的時間只需150ns。

4 硬件設(shè)計

根據(jù)ADSP2106X的性能特點［12］，結(jié)合系統(tǒng)功能需求；系統(tǒng)設(shè)計由四片ADSP2106X（CPU）芯片和一個FPGA組成數(shù)據(jù)處理的核心。其中兩片分別完成和／差兩路信號的脈沖壓縮、相參積累、兩維恒虛警檢測和目標(biāo)參數(shù)的提取；一片完成工作模式和流程的控制，并完成與控制臺的通訊；一片完成脈沖壓縮后回波信號重組輸出前的數(shù)據(jù)處理；FPGA完成系統(tǒng)時序控制。數(shù)字處理系統(tǒng)實現(xiàn)框圖如圖1所示。

圖1 系統(tǒng)組成框圖

系統(tǒng)核心芯片數(shù)字信號處理器DSP的運行速度與前端A／D轉(zhuǎn)換器的運行速度往往是不同步的。在單通道情況下，DSP處理數(shù)據(jù)的能力超過了A／D轉(zhuǎn)換器采集數(shù)據(jù)的能力，而多通道同時采集的情況下，又會出現(xiàn)相反的狀況。為了協(xié)調(diào)、控制它們之間的工作，需要在兩者之間加入數(shù)據(jù)緩存器。

各CPU的工作如下：

CPU0：作為主CPU，完成系統(tǒng)的管理、工作模式的選取、目標(biāo)信息的提取、與前端和微機信息的傳輸、接口電路的管理等。

CPU1：完成差路的脈沖壓縮和相參積累。

CPU2：完成和路的脈沖壓縮、相參積累、目標(biāo)檢測。

CPU3：完成脈沖壓縮后數(shù)字回波的整理輸出。

系統(tǒng)的時序由FPGA控制，完成系統(tǒng)中所需各種脈沖的產(chǎn)生；完成DSP地址信號的譯碼和片選信號的產(chǎn)生；時鐘的驅(qū)動和控制線的邏輯；產(chǎn)生DSP的DMA時序邏輯，配合DSP以DMA的方式完成數(shù)據(jù)的輸入和輸出。

系統(tǒng)數(shù)據(jù)流程：在DMA請求到來時，CPU1和CPU2分別讀入“差路”和“和路”A／D變換后輸入的I、Q信號。CPU1／CPU2完成脈沖壓縮、譜分析、平面CFAR后通過鏈路口將目標(biāo)結(jié)果傳送到CPU0，同時CPU2將和路脈沖壓縮后的I、Q兩路數(shù)據(jù)通過鏈路口傳輸?shù)紺PU3。CPU3的工作也由DMA請求觸發(fā)，每當(dāng)DMA請求到來時，CPU3就將CPU2傳來的I、Q兩路數(shù)據(jù)整合成一路D／A輸出數(shù)據(jù)，通過控制AD轉(zhuǎn)換成模擬信號輸出。

5 軟件設(shè)計

系統(tǒng)軟件設(shè)計根據(jù)4個CPU的功能要求分別實現(xiàn)。下面以CPU0為例描述系統(tǒng)軟件，軟件工作流程圖如圖2、圖3所示。

功能：

1）目標(biāo)搜索、截獲、跟蹤，系統(tǒng)工作模式的控制。

圖2 搜索截獲軟件工作流程

圖3 跟蹤軟件工作流程

2）提取并輸出角誤差信號，輸出AGC、方位搜索、俯仰搜索信號。

另外，可以根據(jù)實際需要，編寫所需的應(yīng)用程序，例如FFT、數(shù)字濾波、功率譜分析、加窗處理、存儲示波顯示、波形實時顯示等，用ADSP2106X提供的匯編工具生成可執(zhí)行文件，就可以直接裝入執(zhí)行，使得系統(tǒng)的應(yīng)用更加靈活和方便。

6 結(jié)語

基于ADSP2106X并行結(jié)構(gòu)設(shè)計的末制導(dǎo)雷達信號處理系統(tǒng)，能產(chǎn)生和處理多種不同雷達信號，且各種參數(shù)可根據(jù)試驗需要來設(shè)置，功能強、使用靈活，所需外圍器件少，電路設(shè)計簡單。通過對處理單元進行各種軟件編程就可實現(xiàn)系統(tǒng)的功能，具有很強擴展功能和通用性，大大減少了硬件研制費用，且提高了系統(tǒng)穩(wěn)定性、可靠性，取得了很好的效果。

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