羌予踐，華 亮， 張汝建，林 純

(南通大學(xué)電氣工程學(xué)院，江蘇南通 226019)

0 引言

以提高電機(jī)定位精度及改善電機(jī)運(yùn)行性能為目的的細(xì)分驅(qū)動技術(shù)能使步進(jìn)電機(jī)達(dá)到很高的定位精度，但細(xì)分?jǐn)?shù)越大，精度越難控制［1］。現(xiàn)實工況下，如焊接過程中的高頻起弧和穩(wěn)弧對驅(qū)動電路存在很嚴(yán)重的高頻電磁波干擾，采用步進(jìn)電機(jī)細(xì)分電路會大大降低系統(tǒng)的可靠性和穩(wěn)定性，驅(qū)動器要滿足相當(dāng)高的技術(shù)要求和工藝要求，成本也會較高［1］。超聲波電機(jī)(Ultrasonic Motor，USM)是一種非電磁電機(jī)，由于其具有轉(zhuǎn)速低、轉(zhuǎn)矩大、定位精度高、功率密度大、無電磁干擾等優(yōu)越特性，所以得到廣泛應(yīng)用。但長時間工作會導(dǎo)致電機(jī)材料特性和輸出特性變化，產(chǎn)生諧振頻率漂移、轉(zhuǎn)速下降。由于依靠摩擦傳遞力矩，因此USM的壽命一般都不長，如日本Shinsei公司生產(chǎn)，并得到廣泛應(yīng)用的行波USM USR30和USR60壽命分別為2 000 h和1 000 h。

近年來國內(nèi)、外學(xué)者采用電磁伺服電機(jī)作為定位系統(tǒng)粗定位驅(qū)動元件，采用USM或壓電制動器作為定位系統(tǒng)精密定位驅(qū)動元件，充分結(jié)合了USM與電磁電機(jī)各自的優(yōu)點(diǎn)，取得了較好的效果［2-4］。本文設(shè)計了基于現(xiàn)場可編程門陣列(Field Programmable Gata Array，F(xiàn)PGA)的超聲電磁混合電機(jī)驅(qū)動控制系統(tǒng)，充分采用FPGA集成度高、抗干擾能力強(qiáng)、升級維護(hù)方便等特點(diǎn)，將USM及步進(jìn)電機(jī)控制信號源均集成于FPGA，有助于超聲電磁混合系統(tǒng)的小型化、集成化、高效化設(shè)計，有助于系統(tǒng)整體性能的提高。

1 驅(qū)動控制系統(tǒng)的整體設(shè)計

基于單片機(jī)和FPGA的混合電機(jī)控制系統(tǒng)如圖1所示。該驅(qū)動控制系統(tǒng)由以單片機(jī)為核心的控制單元、以FPGA為核心的執(zhí)行單元、以電力電子器件為核心的驅(qū)動單元三部分組成。單片機(jī)把速度、轉(zhuǎn)向、運(yùn)行步數(shù)等控制信息寫入FPGA，由FPGA產(chǎn)生電機(jī)實際的驅(qū)動信號。單片機(jī)可專注于信號處理和運(yùn)算，不必占用過多的CPU資源去直接控制電機(jī)，也減小了由此引入干擾的可能性。單片機(jī)和FPGA間通過I/O口線進(jìn)行通信，F(xiàn)PGA的擴(kuò)展使系統(tǒng)集成度高、維護(hù)升級便利。

圖1 驅(qū)動控制系統(tǒng)總體原理圖

2 基于FPGA的行波USM驅(qū)動控制系統(tǒng)設(shè)計

2.1 設(shè)計要求

USM對其外加驅(qū)動信號的頻率、幅值均有特定的要求。本文采用兩相相位差為90°的高頻正弦電壓信號驅(qū)動行波USM，信號頻率、相位可調(diào)，頻率大小由壓控振蕩器調(diào)節(jié)。本文分析的驅(qū)動控制器具有電機(jī)正、反轉(zhuǎn)控制功能，并采用速度閉環(huán)控制及頻率自動跟蹤電路以補(bǔ)償電機(jī)諧振點(diǎn)變化或負(fù)載變化造成的參數(shù)變化。

2.2 驅(qū)動信號源設(shè)計

2.2.1 系統(tǒng)總體設(shè)計

該移相信號發(fā)生器原理框圖如圖2所示。移相信號發(fā)生器［5］由相位字寄存器、相位累加器、波形存儲器、相位加法器、數(shù)模轉(zhuǎn)換器及低通濾波器組成。其中時鐘信號由壓控振蕩器產(chǎn)生，圖2中的N位字長的二進(jìn)制加法器和N位累加寄存器是驅(qū)動源的核心，其作用是對內(nèi)置為1的頻率字進(jìn)行累加。

圖2 數(shù)字移相正弦信號發(fā)生器原理框圖

每來1個時鐘脈沖，N位加法器將內(nèi)置頻率控制字?jǐn)?shù)據(jù)與累加寄存器輸出的累積相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器一方面將加法器在上一次相加后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，另一方面將其輸出的地址分成兩路，一路直接從波形存儲器中取出波形幅度數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成參考信號，另一路通過相位加法器加上移相控制字，形成移相信號的地址碼，從波形存儲器中取出波形數(shù)據(jù)，最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成移相正弦波信號。當(dāng)相位累加器累積滿量時就會產(chǎn)生1次溢出，完成1個周期性的動作，這個周期就是合成信號的1個周期。

2.2.2 系統(tǒng)的FPGA設(shè)計

基于FPGA的信號源產(chǎn)生電路如圖3所示。

(1)相位累加器。圖3中SUM模塊為相位累加器，相位累加器的累加值內(nèi)置為1，當(dāng)時鐘上升沿到來時累加一次，累加至255時，當(dāng)下一時鐘上升沿到來時，相位累加器就會溢出完成一個周 期的累加。SUM模塊時序仿真圖如圖4所示。

圖3 基于FPGA的信號源產(chǎn)生電路

圖4 SUM模塊時序仿真圖

(2)相位加法器。圖3中的SUM2模塊為相位加法器，相位加法器完成將數(shù)據(jù)地址轉(zhuǎn)換為信號間的相位差值。當(dāng)時鐘上升沿到來時，如果ZF=1，相位加法器將相位累加器的地址值加上移相控制字，如果ZF=0，相位加法器將相位累加器的地址值減去移相控制字，產(chǎn)生一超前或滯后的偏移地址值，從而控制電機(jī)的正反轉(zhuǎn)。相位加法器時序仿真圖如圖5所示。

(3)波形存儲器及整體電路仿真。使用LPM模塊中只讀存儲器lpm_rom，把正弦波形離散數(shù)據(jù)儲存在ROM中，使用累加地址訪問存儲器。由于后續(xù)D/A轉(zhuǎn)換精度為8位，因此lpm_rom中輸出數(shù)據(jù)位數(shù)LPM_WIDTH置為8位。此外，地址線寬度置為8位，地址輸入由時鐘上升沿觸發(fā)，輸出為寄存器方式。

對整體電路進(jìn)行編譯仿真，結(jié)果如圖6、圖7所示。

2.2.3 信號源的實現(xiàn)

FPGA輸出數(shù)字量信號依次經(jīng)8位D/A轉(zhuǎn)換器及濾波器(由二階濾波器與一階濾波器級聯(lián)構(gòu)成)后，得到的超聲波電路驅(qū)動波形如圖8所示。

圖5 相位加法器時序仿真圖

圖6 系統(tǒng)正轉(zhuǎn)仿真波形圖

圖7 系統(tǒng)反轉(zhuǎn)仿真波形

圖8 行波USM驅(qū)動電路波形

2.2.4 功放電路及頻率閉環(huán)控制電路

設(shè)計中采用基于甲乙類單電源互補(bǔ)對稱放大電路技術(shù)的功率放大電路作為驅(qū)動電路。設(shè)計的頻率跟蹤電路中，Uin為設(shè)定電壓，它與反饋直流電壓Uf在電壓比較器中進(jìn)行比較，輸出信號輸入單片機(jī)，控制單片機(jī)內(nèi)計數(shù)器加或者減計數(shù)，計數(shù)器用軟件方式實現(xiàn)。計數(shù)值輸出到D/AC0832改變輸出直流電壓的值，它與加法電路的預(yù)置電壓Uco一起作為VCO輸入電壓，控制VCO輸出實現(xiàn)頻率自動跟蹤。

圖9 頻率跟蹤器設(shè)計框圖

3 基于FPGA的三相磁阻式步進(jìn)電機(jī)驅(qū)動控制系統(tǒng)設(shè)計

步進(jìn)電機(jī)是在脈沖分配器的控制下進(jìn)行各種運(yùn)動動作的。脈沖分配器的輸出頻率控制步進(jìn)電機(jī)的速度，而脈沖的分配順序控制步進(jìn)電機(jī)的正反轉(zhuǎn)。脈沖分配器的控制電路邏輯圖如圖10所示。

整個電路由分頻器和相序分配器構(gòu)成。時鐘信號CLK(12 MHz)經(jīng)過分頻器分頻后作為相序分配器的時鐘信號，a為轉(zhuǎn)向控制端，a為1時正轉(zhuǎn)，a為0時反轉(zhuǎn)。b，c為工作方式選擇端，輸出不同的相序波形，控制步進(jìn)電機(jī)的動作。A，B，C為三相脈沖輸出端。分頻器和相序控制器由硬件描述語言VHDL來編寫。

圖11中，PULSE分頻器模塊將系統(tǒng)時鐘12 MHz進(jìn)行60分頻，得到200 kHz的方波信號輸給調(diào)頻器SUM。調(diào)頻器SUM單元由N位累加器為核心組成，累加器將頻率控制字K進(jìn)行累加，把相加后的結(jié)果的最高位輸出。當(dāng)相位加法器滿時會產(chǎn)生一次溢出，這樣就完成了一個周期。調(diào)頻器 SUM的基準(zhǔn)時鐘為 200 kHz，累加器13位，K為8位，頻率輸出范圍為

圖11 基于FPGA的環(huán)形脈沖分配器設(shè)計

脈沖分配器用有限狀態(tài)機(jī)來實現(xiàn)［7］。步進(jìn)電機(jī)運(yùn)行方式由控制信號zf，mos1，mos2來選擇，信號zf控制電機(jī)的正反轉(zhuǎn)，mos1，mos2選擇電機(jī)的運(yùn)行模式。整體電路仿真結(jié)果如圖12所示，示波器采集的波形如圖13所示。

圖12 整體電路仿真波形

圖13 示波器采集波形

4 結(jié)語

USM一般有效工作時間少于2 000 h，使USM在連續(xù)運(yùn)行的高精度控制系統(tǒng)中使用受到限制。因此，為真正使USM成為廣泛使用的高精度控制電機(jī)，須提高電機(jī)的有效工作時間。以超聲電磁混合電機(jī)為背景，設(shè)計了基于FPGA的一體化驅(qū)動控制系統(tǒng)，并進(jìn)行了試驗研究。該系統(tǒng)采用FPGA作為超聲波電機(jī)與步進(jìn)電機(jī)的信號發(fā)生源，并配合單片機(jī)實現(xiàn)了電磁超聲混合電機(jī)的驅(qū)動控制，為超聲電磁混合電機(jī)系統(tǒng)的小型化、集成化設(shè)計提供了基礎(chǔ)。

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