羅 靜，胡永強(qiáng)，周 毅，鄒巧云，陳嘉鵬

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

SOI技術(shù)所提供的高速、低漏電、良好的亞閾值特性、閂鎖免疫及其低軟錯(cuò)誤發(fā)生率等特征使其已經(jīng)成為得到廣泛應(yīng)用的最具競(jìng)爭(zhēng)力的技術(shù)之一。由于SOI器件底部被厚厚的埋層氧化層隔離，器件四周也被SiO2進(jìn)行了全介質(zhì)隔離，理論分析與實(shí)際經(jīng)驗(yàn)都顯示，SOI器件與電路一方面對(duì)ESD應(yīng)力非常敏感；另一方面，相比體硅器件而言，將SOI MOS器件應(yīng)用于ESD設(shè)計(jì)的難度也更大了，因?yàn)镾OI MOS器件存在的體區(qū)使NMOS器件的觸發(fā)機(jī)制更復(fù)雜，由于結(jié)構(gòu)所限，體硅技術(shù)中許多可以用于ESD保護(hù)的結(jié)構(gòu)，如厚場(chǎng)氧器件、縱向PN結(jié)等都無(wú)法在SOI電路中使用[1]。因此，SOI電路的ESD設(shè)計(jì)是一個(gè)值得關(guān)注的重要設(shè)計(jì)難題。

基于0.6μm部分耗盡SOI/CMOS工藝，采用初始硅膜厚度約為200nm、埋氧層厚度約為375nm的SIMBOX SOI圓片，我們?cè)O(shè)計(jì)并制備了多種0.6μm SOI NMOS器件，旨在分析與探討0.6μm SOI NMOS器件的Snapback特性、ESD應(yīng)力條件下的失效機(jī)理、優(yōu)化手段與解決方案。本文通過(guò)對(duì)幾種不同的0.6μm SOI NMOS器件的Snapback特性分析，給出了在SOI ESD保護(hù)電路中如何應(yīng)用SOI NMOS器件的一些技術(shù)優(yōu)化手段。通過(guò)優(yōu)化的設(shè)計(jì)窗口，并采用一定的工藝優(yōu)化步驟可以獲得HBM模型大于2kV ESD特性的SOI NMOS器件。

2 SOI NMOS器件ESD性能分析

2.1 ggNMOS結(jié)構(gòu)特性分析

圖1 SOI ggNMOS多指排列版圖示意圖

HBM ESD應(yīng)力條件下的電流都無(wú)法承受，自身將首先被大電流燒壞。簡(jiǎn)言之，脆弱的SOI NMOS器件自身無(wú)法避免被損壞，更無(wú)法用于ESD保護(hù)。

圖2 100ns TLP掃描0.6μm SOI ggNMOS器件Snapback特性

多指柵接地的ggNMOS器件（Multi-finger Gategrounded NMOS）是體硅技術(shù)中常用的器件結(jié)構(gòu)設(shè)計(jì)技術(shù)。事實(shí)上，在SOI技術(shù)中也仍常采用類(lèi)似技術(shù)對(duì)作為輸出緩沖器件的NMOS進(jìn)行版圖結(jié)構(gòu)設(shè)計(jì)[2]。本文中的多種NMOS器件都是基于圖1所示多指柵接地結(jié)構(gòu)的ggNMOS，為抑制SOI器件的浮體效應(yīng)，源端還設(shè)計(jì)了體接觸孔，該NMOS器件的多晶柵、源端及體接觸孔通過(guò)金屬一起接至地，漏端接至ESD承受應(yīng)力的端口，如圖2中小圖所示邏輯圖（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD）。

采用脈沖寬度為100ns的TLP測(cè)試設(shè)備分析常規(guī)未進(jìn)行任何優(yōu)化的0.6μm SOI ggNMOS器件所得器件的TLP掃描特性如圖2所示。Snapback觸發(fā)電壓Vt1≈12.0V、熱擊穿電流It2≈0.25A。一般而言，具有優(yōu)良魯棒性的ESD器件其It2的目標(biāo)值需要達(dá)到5mA/μm，更高的It2值預(yù)示著更高的魯棒性，這樣才能保證NMOS器件作為獨(dú)立保護(hù)器件在ESD事件發(fā)生時(shí)有足夠的電流承受能力[5]。而采用圖2特性的NMOS器件進(jìn)行獨(dú)立ESD防護(hù)將是失敗的，因?yàn)樵贓SD應(yīng)力下，其自身的二次熱擊穿電流值極低，相當(dāng)于0.5kV的

2.2 ggNMOS失效機(jī)理分析

文獻(xiàn)研究已發(fā)現(xiàn)，所有的失效位置（如輸出緩沖器）都存在于NMOS，而PMOS未顯示任何損傷，這是因?yàn)镹MOS中的寄生雙極晶體管比PMOS更有效，得益于電子更高的遷移率，因此NMOS在ESD應(yīng)力條件下比PMOS更易導(dǎo)通放電，失效機(jī)率也更大[3]。在SOI電路的輸出緩沖器結(jié)構(gòu)中，ESD保護(hù)的也僅由NMOS器件單獨(dú)承擔(dān)[4]。對(duì)圖2中進(jìn)行過(guò)HBM 0.5kV的失效SOI NMOS器件進(jìn)行了深入失效分析，圖3上圖為剝?nèi)ヤX層后的多晶層的SEM照片、下圖為該結(jié)構(gòu)的縱向解剖示意圖（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD ）。

圖3 器件失效SEM照片縱向解剖示意圖

圖3所示的NMOS器件失效后，電流從μA量級(jí)猛增至幾十mA量級(jí)。從SEM照片來(lái)看，該SOI NMOS器件的失效模式主要表現(xiàn)為：柵極未見(jiàn)非常明顯的損傷，但器件顯見(jiàn)遭遇非常高的電流密度流過(guò)漏端區(qū)域，導(dǎo)致硅看起來(lái)被熔化了的現(xiàn)象，源漏大面積損傷后可能的穿通而導(dǎo)致極大的、mA量級(jí)漏電流。

輕摻雜漏區(qū)（LDD:Lightly-Doped Drain）結(jié)構(gòu)是用來(lái)降低MOS的漏端在溝道下的電場(chǎng)強(qiáng)度分布，以克服因熱載流子效應(yīng)所造成的I-V特性因長(zhǎng)時(shí)間使用而漂移的問(wèn)題，在0.5μm以上的CMOS工藝中NMOS器件都開(kāi)始采用。目前，我們制備的0.6μm SOI ggNMOS器件從圖3下圖器件示意圖可看出同樣采用了LDD的源極-漏極器件結(jié)構(gòu)。但這個(gè)LDD結(jié)構(gòu)做在NMOS器件溝道兩端，LDD結(jié)深很淺，等效于在NMOS的源、漏兩端形成了兩個(gè)“尖端”，在ESD放電過(guò)程中易發(fā)生“尖端放電”現(xiàn)象而使LDD結(jié)構(gòu)發(fā)生損壞，當(dāng)帶LDD結(jié)構(gòu)的NMOS器件ESD保護(hù)時(shí)，很容易便被ESD所破壞[6]。從我們的設(shè)計(jì)實(shí)踐可以看出，采用溝寬為500μm的NMOS器件，其ESD能力極低的原因除了SOI器件的全介質(zhì)隔離散熱效率低等原因外，LDD的器件結(jié)構(gòu)也是致命原因之一。

另一個(gè)重要的失效機(jī)理，我們認(rèn)為是由于多指結(jié)構(gòu)的NMOS器件中的所有“Fingers”并未都進(jìn)入橫向NPN放電工作狀態(tài)，而是單獨(dú)的“Finger”首先進(jìn)入NPN了工作狀態(tài)，并使漏壓被嵌位在Vh值附近，使多指中的其余“Fingers”無(wú)法再進(jìn)入NPN狀態(tài)，導(dǎo)致非常大的ESD泄放電流從單根“Finger”上流過(guò)，而未見(jiàn)多指同時(shí)在漏端出現(xiàn)熔化的現(xiàn)象。在這種情形下，器件的魯棒性并不與器件的溝寬成正比，單純提高ESD防護(hù)器件的溝寬，無(wú)法提高其防護(hù)水平。

以上兩方面的失效機(jī)理分析也正是后續(xù)優(yōu)化SOI NMOS器件結(jié)構(gòu)的理論依據(jù)。

3 優(yōu)化后的SOI NMOS器件ESD性能分析

3.1 優(yōu)化后ggNMOS結(jié)構(gòu)特性分析

為了增強(qiáng)ESD器件的魯棒性，通過(guò)采用ESD注入方法改變ESD保護(hù)器件的結(jié)構(gòu)是常用的一種工藝手段[6]。在0.6μm SOI ggNMOS器件的設(shè)計(jì)與制備過(guò)程中基于失效機(jī)理的分析，加入了針對(duì)SOI NMOS器件的N型ESD注入，用于消除器件中的LDD“尖端”結(jié)構(gòu)，以在NMOS器件LDD處形成一個(gè)更深結(jié)的方法來(lái)提高其ESD防護(hù)能力。

采用脈沖寬度為100ns的TLP測(cè)試設(shè)備分析優(yōu)化后的0.6μm SOI ggNMOS器件所得器件的TLP掃描特性如圖4所示（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/I ESD）。Snapback觸發(fā)電壓Vt1≈10.8V、保持電壓Vh≈7.0V、熱擊穿電流It2≈1.3A。此時(shí)，優(yōu)化后器件的Vt1電壓與0.6μm SOI器件的漏結(jié)擊穿電壓（～12V）、柵極擊穿壓（≥13V）都有一定裕量，而Vh與SOI電路正常工作電壓5.0V也有足夠的裕量，器件本身的二次擊穿電流出由原來(lái)0.25A提高至1.3A，等效可承受HBM模型2kV的峰值電流，這些關(guān)鍵參數(shù)都落在合理的ESD設(shè)計(jì)窗口之內(nèi)。

從以上分析可以得出結(jié)論：通過(guò)工藝優(yōu)化的ggNMOS器件具有一定的ESD防護(hù)能力，可以應(yīng)用于輸入端口、輸出端口以及電源與地之間作為ESD保護(hù)器件。

圖4 100ns TLP掃描優(yōu)化后的SOI ggNMOS器件特性

3.2 優(yōu)化后gcNMOS結(jié)構(gòu)特性分析

通過(guò)分析國(guó)外文獻(xiàn)的SOI器件研究結(jié)果[7]以及大量體硅多指型ggNMOS器件的局限性，NMOS器件的柵偏置在ESD應(yīng)力條件下扮演著一個(gè)非常重要的角色。為了進(jìn)一步增強(qiáng)SOI NMOS器件的魯棒性，我們通過(guò)采用圖5所示的一種簡(jiǎn)單的柵極耦合gcNMOS（Gate-coupling NMOS）結(jié)構(gòu)（器件尺寸：Leff=1.4μm、Weff=1000μm、Tox=12.5nm、W/I ESD），希望進(jìn)一步提高多指SOI NMOS器件的魯棒性。由于SOI器件的硅薄很薄，不建議采用一個(gè)容量較大的MOS電容放置在NMOS器件漏端與柵極之間，這樣易將圖5中的柵壓耦合到較高值，器件一旦在ESD應(yīng)力下進(jìn)入強(qiáng)NMOS導(dǎo)通狀態(tài)，極易使具有低熱導(dǎo)率的溝道表面承受較大的ESD泄放電流而失效。本結(jié)構(gòu)僅借助器件的柵電容與電阻的組合，將柵電壓抬高產(chǎn)生足以使NOMS的“Fingers”進(jìn)入NPN工作區(qū)的漏電流即可。

圖5 SOI gcNMOS 縱向示意圖

采用脈沖寬度為100ns的TLP測(cè)試設(shè)備分析圖5結(jié)構(gòu)的0.6μm SOI gcNMOS器件所得器件的TLP掃描特性如圖6所示（器件尺寸：Leff=1.4μm、Weff=1 000μm、Tox=12.5nm、W/I ESD）。Snapback觸發(fā)電壓Vt1≈8.2V、保持電壓Vh≈6.5V、熱擊穿電流It2≈2.6A。此結(jié)構(gòu)器件的Vt1電壓與0.6μm SOI器件的漏結(jié)擊穿電壓（～12V）、柵極擊穿壓（≥13V）有很大裕量，而Vh與SOI電路正常工作電壓5.0V也有足夠的裕量，器件本身的二次擊穿電流為2.6A，等效可承受HBM模型4kV的峰值電流，這些關(guān)鍵參數(shù)都落在合理的ESD設(shè)計(jì)窗口之內(nèi)。同時(shí)，與圖4的器件特性相比，更低的Vt1使器件更易進(jìn)入NPN工作區(qū)；當(dāng)Vt2〉Vt1時(shí)，對(duì)于多指結(jié)構(gòu)的NMOS器件即可以保證各“Fingers”的同時(shí)導(dǎo)通[8]，ESD泄放電流也能均勻地由進(jìn)入NPN工作區(qū)的各個(gè)“Finger”分?jǐn)偝袚?dān)，從而使器件的魯棒性得以大幅提高，此時(shí)提高器件溝寬才能真正發(fā)揮其承受大電流的能力。

圖6 100ns TLP掃描優(yōu)化后的SOI gcNMOS器件特性

從以上分析可以得出結(jié)論：采用工藝優(yōu)化的柵極耦合gcNMOS器件具有很強(qiáng)的ESD防護(hù)能力，可以應(yīng)用于輸入端口、輸出端口以及電源與地之間作為ESD保護(hù)器件。

4 結(jié)束語(yǔ)

雖然國(guó)外許多文獻(xiàn)都指出由SOI NMOS組成的輸出緩沖器在ESD抵抗能力方面幾乎僅為同等體硅工藝技術(shù)的一半水平[2,4]，但在1996年的文獻(xiàn)中仍能看到國(guó)外研究人員在0.35μm SOI電路中在研究和采用結(jié)構(gòu)優(yōu)化的NMOS器件作為ESD保護(hù)器件，并取得了良好的保護(hù)效果[7]。本文中展示與分析了幾種0.6μm SOI NMOS器件的ESD性能，我們認(rèn)為通過(guò)優(yōu)化的結(jié)構(gòu)設(shè)計(jì)與工藝步驟，SOI NMOS仍可擔(dān)當(dāng)SOI電路ESD保護(hù)器件的重要角色。這是因?yàn)楫吘乖赟OI電路輸出緩沖器設(shè)計(jì)上，大驅(qū)動(dòng)的NMOS管仍占主流，如果同時(shí)利用它們進(jìn)行ESD保護(hù)，乃是一舉兩得的良策。但是，從我們的實(shí)驗(yàn)數(shù)據(jù)來(lái)看，不得不承認(rèn)要獲得2kV以上的HBM模型水平，SOI NMOS器件在尺寸上需付出高于體硅技術(shù)一倍的代價(jià)，設(shè)計(jì)人員需根據(jù)各方面的要求進(jìn)行權(quán)衡。

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