宋旭

(中國傳媒大學(xué)，廣播電視數(shù)字化工程中心，北京 100024)

1 前言

在現(xiàn)代高科技的推動(dòng)下，隨著電子戰(zhàn)裝備技術(shù)、戰(zhàn)術(shù)應(yīng)用的發(fā)展，噪聲調(diào)頻干擾在電子干擾對抗中扮演著越來越重要的角色。不僅于此，噪聲調(diào)頻干擾在民用設(shè)備中也應(yīng)用廣泛。以前的噪聲調(diào)頻干擾設(shè)備多是用模擬的方法產(chǎn)生。精度不高，易受外界干擾等是其不可避免的問題，針對這些問題，提出了以高斯噪聲調(diào)頻數(shù)字化為核心的解決方案。同時(shí)，其高速，靈活，多變等特點(diǎn)可滿足電子戰(zhàn)靈活可控的要求。

2 高斯白噪聲調(diào)頻干擾的理論分析

調(diào)頻干擾是某種信號對干擾信號的載波進(jìn)行頻率調(diào)制所形成的干擾。噪聲是一個(gè)隨機(jī)過程，它是不能確切地預(yù)測，也不能完全被消除。噪聲調(diào)頻干擾的干擾信號的載波頻率是受噪聲調(diào)制的。從60年代使用噪聲調(diào)頻干擾以來，由于其干擾帶寬可以做到遠(yuǎn)遠(yuǎn)大于幅度調(diào)制噪聲干擾的帶寬，又易于達(dá)到大的干擾功率，所以噪聲調(diào)頻干擾成了噪聲干擾的主要形式。噪聲調(diào)頻時(shí)，未調(diào)制噪聲信號可以表示為:

式中:Am為信號幅度;ωc為信號載頻;φ0為信號初始相位。

調(diào)制信號設(shè)為v(t)，調(diào)頻系數(shù)設(shè)為kf，則當(dāng)進(jìn)行線性調(diào)頻時(shí)，已調(diào)制信號可以表示為:

式中:調(diào)制信號v(t)為滿足高斯分布且為均勻功率譜的帶限白噪聲。

在電子對抗領(lǐng)域里我們正是利用噪聲對信號的干擾使得對方的雷達(dá)和其他通訊設(shè)備不能正常的檢測出我方的各種電信息。因此噪聲干擾廣泛的應(yīng)用于雷達(dá)對抗，電子干擾等方面。隨機(jī)噪聲調(diào)頻信號在實(shí)際應(yīng)用場合，經(jīng)常使用的調(diào)制信號是具有正態(tài)分布形式的噪聲信號。其原因一是正態(tài)分布的隨機(jī)噪聲信號容易獲得，二是正態(tài)噪聲調(diào)頻信號的數(shù)學(xué)表達(dá)式容易獲得?，F(xiàn)有的硬件高斯白噪聲發(fā)生器通常分為物理噪聲發(fā)生器和數(shù)字噪聲發(fā)生器兩類，在模擬的噪聲調(diào)頻系統(tǒng)中，以往產(chǎn)生高斯白噪聲的方法，是用齊納穩(wěn)壓二極管反向擊穿來獲取白噪聲的，但是這種方法受環(huán)境溫度影響較大，在復(fù)雜的軍事應(yīng)用條件下不易保持平穩(wěn)的噪聲統(tǒng)計(jì)特性。穩(wěn)定性差是模擬器件的致命弱點(diǎn)也極大的限制了它的使用范圍，所以我們需要用數(shù)字的方法產(chǎn)生高斯白噪聲來克服這個(gè)缺點(diǎn)。隨著FPGA技術(shù)的發(fā)展，提高了硬件噪聲發(fā)生器的速度和性能，相比基于軟件實(shí)現(xiàn)的噪聲發(fā)生器，展現(xiàn)出更大的優(yōu)勢。FPGA芯片內(nèi)部擁有很多的存儲單元，適合于將大量數(shù)據(jù)存儲其中并由地址控制輸出，同時(shí)FPGA芯片有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，適合于處理數(shù)字系統(tǒng)的任務(wù)等這些優(yōu)點(diǎn)，我們選擇FPGA實(shí)現(xiàn)噪聲調(diào)頻的方案。

3 高斯白噪聲發(fā)生器算法分析及實(shí)現(xiàn)

提出一種產(chǎn)生高斯白噪聲的新算法:即長周期m序列通過選擇截止頻率為fH?fCP=1/T0的低通濾波器(fH:低通濾波器的截止頻率，fCP:m序列的碼元寬度的倒數(shù))后所得序列為高斯白噪聲?，F(xiàn)要證明m序列通過低通濾波器后所產(chǎn)生的信號為帶限高斯白噪聲，那么將從兩個(gè)方面著手:一是證明m序列通過低通濾波器后輸出信號的功率譜是恒定值(白的);二是證明m序列通過低通濾波器后的信號概率密度函數(shù)服從高斯分布。

3.1 偽隨機(jī)碼發(fā)生算法

偽隨機(jī)碼的性能指標(biāo)直接影響白噪聲的隨機(jī)性，是系統(tǒng)設(shè)計(jì)的關(guān)鍵。通常產(chǎn)生偽隨機(jī)碼的電路為一反饋移存器。分為線性和非線性兩類。前者產(chǎn)生周期最長的二進(jìn)制數(shù)字序列為最大長度線性反饋移存器序列，簡稱m序列。本文采用的就是m序偽隨機(jī)碼。二元m序列偽隨機(jī)碼有優(yōu)良的自相關(guān)函數(shù)，是狹義的偽噪聲序列，而且易于產(chǎn)生和復(fù)制。

產(chǎn)生m序列的反饋移存器的遞推方程可以寫為:

它給出了移位輸入an與移位前各級狀態(tài)的關(guān)系。

特征多項(xiàng)式寫為:

它決定了移位寄存器的反饋連接和序列的結(jié)構(gòu)。

以級數(shù)n=11的m序列為例，其周期為211－1，生成多項(xiàng)式有多種選擇。

圖1

功率譜密度圖如圖2

3.2 FIR數(shù)字濾波

數(shù)字濾波器是完成信號濾波處理功能的，其具有穩(wěn)定性高，精度高，靈活性大燈突出優(yōu)點(diǎn)。隨著數(shù)字技術(shù)的發(fā)展，用數(shù)字技術(shù)設(shè)計(jì)濾波器的功能在實(shí)際中被廣泛應(yīng)用。由上述m序列特性所知，m序列的功率譜是固定的，要生成帶寬可調(diào)的數(shù)字噪聲序列需要對m序列進(jìn)行低通數(shù)字濾波。由Lindbergh定理可知，大量微小且獨(dú)立的隨機(jī)因素引起，并積累而成的變量，必是一個(gè)正態(tài)隨機(jī)變量。低通濾波器結(jié)構(gòu)如圖3。

圖2 m序列的功率譜密度圖

FIR濾波器的單位沖激響應(yīng)為h(n)，輸入函數(shù)為x(i)，則輸出函數(shù)y(i)可以寫為:該算法需要N次相乘，N－1次累加。為了產(chǎn)生帶寬小于5 MHz高質(zhì)量的數(shù)字噪聲序列，需要構(gòu)建窄通帶、通帶阻帶轉(zhuǎn)換迅速的低通濾波器，對此僅僅增加單級FIR濾波的沖激相應(yīng)長度n是不夠的，應(yīng)采用多級FIR數(shù)字濾波的方法。通過低通濾波器后，m序列的功率譜密度如圖4所示。

圖4 通過低通濾波器后m序列的頻譜圖

圖3 低通濾波器

4 噪聲調(diào)頻DDS單元及其VHDL實(shí)現(xiàn)

4.1 DDS 理論

DDS(直接數(shù)字頻率合成)是一種全數(shù)字化的頻率合成器，由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成，是從相位概念除法直接合成所需波形的一種頻率合成技術(shù)［2］。DDS把一系列數(shù)字量形式的信號通過數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬量形式的信號。其基本原理是利用采樣技術(shù)和計(jì)算技術(shù)，通過數(shù)字合成來生成相對于固定參考時(shí)鐘頻率的可調(diào)頻正弦信號。

圖5 基本DDS合成原理圖

時(shí)鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數(shù)。相位增量的大小隨外指令頻率控制字K的不同而不同，一旦給定了相位增量，輸出頻率也就確定了。ROM中存放的是經(jīng)過采樣、量化處理后的某周周期性連續(xù)信號一個(gè)周期波形的幅度值，也就是與一個(gè)周期的相位采樣相對應(yīng)的函數(shù)波形查表，不同的相位地址對這種周期信號的不同幅度值編碼。ROM輸出的幅度值編碼經(jīng)DAC變成相應(yīng)的階梯波，再經(jīng)低通濾波器平滑后就可以得到所合成信號的模擬波形。

相位累加器的字長為N，則DDS的輸出頻率f0和頻率分辨率△fmin分別為:

只要N足夠大，便可得到很小的頻率分辨率;要改變DDS的輸出頻率，只要改變頻率控制字K即可。DDS輸出信號的幅度可以通過在ROM之后加入一個(gè)數(shù)字乘法器來實(shí)現(xiàn)，幅度控制字A起到對ROM所輸出的幅度值編碼進(jìn)行加權(quán)的作用。由此可見，當(dāng)DDS的相位累加器字長和相位加法器字長確定后，通過改變K、P、A就可以有效地控制DDS輸出的模擬信號的頻率、相位和幅度，這就是DDS技術(shù)的調(diào)制特性。

4.2 VHDL實(shí)現(xiàn)DDS的思路

在上述原理基礎(chǔ)上，設(shè)計(jì)了一個(gè)載波在10～15MHZ之間變化，頻率分辨率小于3HZ;調(diào)頻指數(shù)可變［4］最大頻偏大于10KHZ的調(diào)頻系統(tǒng)，在頻率控制下，載波的頻率在10～15MHZ之間以3.06HZ步進(jìn)，頻率調(diào)制模塊實(shí)現(xiàn)對調(diào)頻指數(shù)和調(diào)頻頻偏的控制［5］;ROM為8位地址尋址，而相位累加器的字長采用10位。最高位用以區(qū)分正弦波的前，后半周期，“0”為前半周期，幅度值為正，“1”為后半周期，幅度值為負(fù)。次高位用以區(qū)分正弦波前，后半周期的前，后1/4周期，“0”為前1/4周期，尋址地址為相位累加器的低8位，“1”為后1/4周期，尋址地址為相位累加器低8位的取反。

圖6 DDS仿真數(shù)據(jù)

5 結(jié)語

噪聲調(diào)頻數(shù)字化系統(tǒng)的方案，使其相比傳統(tǒng)的模擬噪聲調(diào)頻方案具有全數(shù)字結(jié)構(gòu)，速度快，可配置等優(yōu)點(diǎn)。同時(shí)利用FPGA對系統(tǒng)方案進(jìn)行了實(shí)現(xiàn)，并進(jìn)行了相應(yīng)的仿真分析和實(shí)驗(yàn)測試。仿真結(jié)果驗(yàn)證了其正確性和實(shí)用性，系統(tǒng)整體設(shè)計(jì)方案具有較好的實(shí)用價(jià)值。

［1］ 趙春暉，楊樹元.調(diào)制信號波形任意的直接數(shù)字頻率合成器的設(shè)計(jì)［J］.微計(jì)算機(jī)應(yīng)用，2002(7):15－17.

［2］ 陳風(fēng)波，冒 燕，李海紅.基于FPGA的直接數(shù)字頻率合成器設(shè)計(jì)［J］.微計(jì)算機(jī)信息，2006(5):197－199.

［3］ 牟勝海，楊曉東.一種基于FPGA的32位對數(shù)變化器的設(shè)計(jì)與實(shí)現(xiàn)。2007年，44卷第7期，1252－1258

［4］ 侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)(第一版)［M］.西安:西安電子科技大學(xué)出版社，1997.

［5］ 冷雪峰.基于FPGA/CPLD器件的FIR數(shù)字濾波器設(shè)計(jì)與仿真［C］.燕山大學(xué)，2004.