韓 彬 王坤寧 周寧俠 余 坤

(中國石油集團測井有限公司裝備與銷售分公司 陜西西安)

基于可編程邏輯器件單穩(wěn)態(tài)電路的設(shè)計與實現(xiàn)

韓 彬 王坤寧 周寧俠 余 坤

(中國石油集團測井有限公司裝備與銷售分公司 陜西西安)

針對常規(guī)硬件電路實現(xiàn)單穩(wěn)態(tài)功能,存在電路復(fù)雜、靈活性差的問題,所提出新的解決方案。文章就中子壽命地面儀中解碼電路的設(shè)計,提出采用可編程邏輯器件來實現(xiàn)的設(shè)計思想,從硬件及軟件兩個方面描述此電路的設(shè)計方法,并給出了VHDL軟件設(shè)計的實例。經(jīng)時序仿真及實際使用驗證,基于可編程器件的單穩(wěn)態(tài)電路設(shè)計,大幅提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度及穩(wěn)定性的要求,具有控制靈活、使用方便的優(yōu)點。

可編程器件;單穩(wěn)態(tài);VHDL;時序仿真;Altera

0 引 言

在電路設(shè)計中,常使用單穩(wěn)態(tài)電路完成整形、延時、窄脈沖展寬等功能,通常使用元件 74LS123、74LS221等集成單穩(wěn)態(tài)芯片來實現(xiàn)[1、2]。目前使用的中子壽命地面儀中解碼電路,就使用了74LS123和74LS221元件實現(xiàn)窄脈沖展寬功能。

無論采用哪種元件,都由外圍的R、C阻容元件決定定時時間。由于每一個阻容元件具有不同的參數(shù)誤差,以及受外圍溫度影響較大,導(dǎo)致單穩(wěn)態(tài)電路定時精度低且穩(wěn)定性較差,工作的可靠性不高;同時,定時時間由外圍阻容元件決定,一旦外圍電路固定,較難改變定時時間,缺少靈活性;此外,這種單穩(wěn)態(tài)電路結(jié)構(gòu)復(fù)雜,占用電路板面積大,無法做到集成化、小型化[3]。針對單穩(wěn)態(tài)電路目前現(xiàn)狀,有必要選擇一種新的方法取代當(dāng)前電路。

隨著電子技術(shù)特別是數(shù)字集成電路技術(shù)的迅猛發(fā)展,可編程邏輯器件的邏輯容量和工作速度不斷提高,產(chǎn)品價格越來越低,得到了廣泛應(yīng)用。利用可編程邏輯器件替代目前的單穩(wěn)態(tài)集成電路,可以有效提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度和溫度穩(wěn)定性方面的要求,還大幅減小電路面積,提高集成度。可編程邏輯器件采用VHDL(Very High Speed Hardware Description Language超高速硬件描述語言)描述,硬件設(shè)計軟件化,具有極強的靈活性。

1 電路設(shè)計

Altera公司為可編程邏輯器件的領(lǐng)導(dǎo)者,其產(chǎn)品一直在業(yè)界占有重要地位。本設(shè)計使用Altera公司的EPM7128元件,實現(xiàn)中子壽命地面儀解碼電路中,單穩(wěn)態(tài)電路脈沖展寬功能。EPM7128作為Altera公司推出的一款經(jīng)典可編程邏輯器件,具有高容量、高性能、功耗低、成本低的優(yōu)點,得到了廣泛的應(yīng)用,而且其電源部分及I/O端口使用+5 V標(biāo)準(zhǔn),便于和外圍的TTL元件接口對接,這樣對現(xiàn)有箱體不做大的改動情況下,迅速實現(xiàn)設(shè)計要求,加快設(shè)計進度[4]。

和通常的硬件電路設(shè)計不同,可編程邏輯器件設(shè)計的重點是軟件部分,即所謂硬件設(shè)計軟件化,使用軟件編程來實現(xiàn)硬件電路功能。本設(shè)計采用Altera公司的Quartμs II設(shè)計軟件,使用VHDL語言編程。但是,常見的單片機C語言編程是單步串行工作的,是串行語句,而VHDL語言描述的對象是硬件電路,上電后,所有硬件電路同時工作,故VHDL是并行語句。使用VHDL編程,不能按照純軟件的設(shè)計思想,而要按照描述電路的思想,也就是說,使用VHDL編程對應(yīng)得是一個個硬件電路。因此,每編寫完成一段程序以后,生成的是什么電路,具有什么樣的功能,都要做到心中有數(shù)[5、6]。

故此,基于可編程邏輯器件的單穩(wěn)態(tài)電路,其軟件設(shè)計思想就是把一個電路合理的分解為幾個電路,從而實現(xiàn)單穩(wěn)態(tài)電路功能,而對外圍電路來說,只需把對應(yīng)的管腳連接起來即可。

基于CPLD器件,使用VHDL語言,采用模塊化設(shè)計理念實現(xiàn)的單穩(wěn)態(tài)電路如圖1所示。整個電路有三個管腳,分別為系統(tǒng)時鐘輸入端CLK、脈沖信號輸入端Pin、脈沖信號輸出端Pout。其內(nèi)部電路分解為邊沿檢測電路、使能信號產(chǎn)生電路、計數(shù)器及信號輸出電路等四個電路。

圖1 CPLD內(nèi)部電路分解圖

圖2 CPLD內(nèi)部電路工作過程

CPLD內(nèi)部電路工作過程如圖2所示,脈沖信號輸入端Pin管腳輸入的脈沖信號首先進入D1邊沿檢測電路,當(dāng)它檢測到一個上升沿時,對D2使能信號產(chǎn)生電路起作用,使能信號有效;當(dāng)使能信號有效時,D3計數(shù)器開始計數(shù),同時D4信號輸出電路輸出高電平,當(dāng)計數(shù)器計數(shù)到最大值時,使能信號無效,這時D3計數(shù)器停止計數(shù)并清零,同時D4信號輸出電路輸出低電平,這時,本次單穩(wěn)態(tài)電路工作完畢,等待下一次輸入脈沖。所有的電路都在系統(tǒng)時鐘CLK的控制下工作,保證電路為同步電路,避免出現(xiàn)毛刺,同時,系統(tǒng)時鐘又決定了定時時間的精度,在芯片所能認定的最高頻率范圍內(nèi),提高系統(tǒng)時鐘就能提高定時時間的精度。在本次設(shè)計中使用的系統(tǒng)時鐘確定為1 MHz時,單穩(wěn)態(tài)電路的精度就是1μs。其程序的部分代碼如下：

2 驗 證

Quartμs II是Altera公司新推出的設(shè)計軟件,具有輸入、綜合、布局布線、下載等功能,還具有時序仿真功能。通過時序仿真功能,可以觀察輸出信號是否滿足設(shè)計要求,驗證電路設(shè)計是否正確;通過時序仿真功能,可以及時發(fā)現(xiàn)設(shè)計中的錯誤,從而大大縮短設(shè)計時間,提高設(shè)計的可靠性,這也是可編程邏輯器件最大的優(yōu)點之一。

使用Quartμs II設(shè)計軟件,其生成的時序仿真波形如圖3所示。

圖3 單穩(wěn)態(tài)脈沖展寬電路時序仿真圖

由圖3可以看到,當(dāng)輸入端Pin出現(xiàn)一個脈沖信號后,輸出端Pout就會產(chǎn)生一個維持一段時間高電平的脈沖信號。這個時間是在類屬表中定義,如程序部分所示,這里定義為20,GENERIC(TIME_DELAY：INTEGER：=20)。系統(tǒng)時鐘設(shè)置為1 MHz即1μs時,延遲時間就定義為20μs,測量Pout的寬度,可以看到它的寬度為20μs,表明當(dāng)輸入端出現(xiàn)一個窄脈沖信號時,輸出端就會產(chǎn)生一個時間寬度為20μs的脈沖信號。時序仿真結(jié)果證明本電路符合設(shè)計要求。

另外,使用示波器驗證設(shè)計正確與否。在輸入管腳輸入一個窄脈沖,在輸出管腳用示波器測量,看輸出脈沖的長度是否等于程序中定義的延遲時間。經(jīng)實際測量,完全符合程序要求的延遲時間,證明本電路符合設(shè)計要求。

3 結(jié)束語

隨著可編程邏輯器件性能的不斷提高、體積的不斷減小和成本的不斷降低,已經(jīng)廣泛使用在各種電路設(shè)計中?；诳删幊踢壿嬈骷膯畏€(wěn)態(tài)電路,無需外接R、C定時元件,從而大幅提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度及穩(wěn)定性的要求,輸出脈沖寬度準(zhǔn)確、穩(wěn)定、精度高,僅與系統(tǒng)時鐘有關(guān)。同時,一片CPLD元件即可替代幾十片常規(guī)元件,大大減少了電路面積,提高了設(shè)計的集成度,使用單穩(wěn)態(tài)電路越多時,這個優(yōu)點越明顯?；诳删幊踢壿嬈骷膯畏€(wěn)態(tài)電路設(shè)計,使得硬件電路設(shè)計軟件化,整個過程如同軟件編程一樣方便,簡單的幾句話就能改變它的延遲時間,在模塊化設(shè)計中,上層模塊調(diào)用單穩(wěn)態(tài)脈沖展寬模塊時,只需在元件調(diào)用語句中修改類屬表GENERIC中的定義即可。在描述語句中只需要一點小小的改變,產(chǎn)生的電路形式也多種多樣,在計數(shù)器清零判斷語句中只判斷使能信號,這樣描述的電路就是元件74LS221,不可重觸發(fā)脈沖展寬電路;在計數(shù)器清零判斷語句中判斷使能信號或輸入端的上升沿,這樣描述的電路就是元件74LS123,可重觸發(fā)脈沖展寬電路。

不僅如此,基于可編程邏輯器件的單穩(wěn)態(tài)電路設(shè)計,使用時序仿真功能,提前就能驗證電路設(shè)計是否正確,及時發(fā)現(xiàn)錯誤,不像以前只有等電路板全部焊接好以后,才能驗證,有效保證電路的準(zhǔn)確性,減少設(shè)計時間和成本。

不管是時序仿真,還是對信號的實際測量,其結(jié)果都表明,基于可編程邏輯器件的單穩(wěn)態(tài)電路,達到了預(yù)期的設(shè)計效果,完全可以取代舊式的設(shè)計電路。本設(shè)計已經(jīng)使用在最新設(shè)計的中子壽命地面儀解碼電路中,產(chǎn)品計劃出口到伊朗?；诳删幊踢壿嬈骷膯畏€(wěn)態(tài)電路,以其強大的功能,眾多的優(yōu)點,必將得到越來越廣泛的應(yīng)用。

[1] 袁紹明.基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路[J].電子技術(shù)應(yīng)用,2001,12(5)

[2] 王金花,姚宏寶.可編程邏輯器件實現(xiàn)單穩(wěn)態(tài)觸發(fā)器[J].紅外與激光工程,2002,31(2)

[3] 趙世平,張玉華.基于VHDL的全數(shù)字單穩(wěn)態(tài)電路研究[J].電力學(xué)報,2005,19(4)

[4] Altera公司.EPM7128數(shù)據(jù)手冊.2004(資料)

[5] 侯伯亨.數(shù)字系統(tǒng)設(shè)計基礎(chǔ)[M].西安：西安電子科技大學(xué)出版社,2000

[6] 蔡良偉.數(shù)字電路與邏輯設(shè)計[M].西安電子科技大學(xué)出版社,2009

TP331.1

B

1004-9134(2011)06-0075-02

韓 彬,男,1972年生,工程師,1996年畢業(yè)于江漢石油學(xué)院儀器專業(yè),現(xiàn)在中國石油集團測井有限公司裝備與銷售分公司從事工作。郵編：710068

2011-06-05

梁保江)

·開發(fā)設(shè)計·