程知群，朱雪芳，周云芳，高俊君，徐勝軍

(杭州電子科技大學(xué)射頻電路與系統(tǒng)教育部重點(diǎn)實(shí)驗(yàn)室， 杭州310018)

鎖相環(huán)在射頻收發(fā)電路中的作用是被用來產(chǎn)生一個(gè)本振信號(hào)，實(shí)現(xiàn)收發(fā)器的下變頻和上變頻等功能。本振信號(hào)的頻譜純凈度將決定接收信號(hào)的信噪比，其衡量指標(biāo)除了相位噪聲外，還有參考雜散特性。參考雜散的影響在鄰近信號(hào)干擾嚴(yán)重，鑒相器的鑒相死區(qū)和電荷泵電路的非理想特性是引起鎖相環(huán)參考雜散特性的主要原因[1]。

1 電路設(shè)計(jì)與分析

傳統(tǒng)的三態(tài)鑒相器存在一個(gè)非理想效應(yīng)——鑒相死區(qū)，它會(huì)顯著地影響鎖相環(huán)的鎖定時(shí)間和參考雜散等特性。當(dāng)參考信號(hào)和反饋信號(hào)存在很小的相位誤差時(shí)，在理想情況下鑒相器會(huì)根據(jù)相位差輸出一個(gè)數(shù)字脈沖去驅(qū)動(dòng)后面的電荷泵電路。

但是在實(shí)際情況中當(dāng)鑒相器兩個(gè)輸入信號(hào)的相位誤差太小時(shí)， PFD輸出脈沖的寬度太窄以至于不能驅(qū)動(dòng)后面電荷泵電路， 這一段鑒相器不能鑒別的相位誤差區(qū)間就稱之為鑒相器的鑒相死區(qū)[2]。

它可以用圖1來解釋，假設(shè)PFD內(nèi)部觸發(fā)器輸出信號(hào)的上升延時(shí)為t。為了開啟電荷泵電路中的開關(guān)， PFD的輸出信號(hào)必須達(dá)到邏輯高電平。假設(shè)與門的邏輯翻轉(zhuǎn)閾值電壓為Vcc/2，也就是說與門會(huì)在反饋信號(hào)的上升沿到來之后的t/2的時(shí)間里重置觸發(fā)器。圖1(a)表示PFD的兩個(gè)輸入信號(hào)存在較大的相位差的情況， UP信號(hào)有足夠的時(shí)間來到達(dá)邏輯高電平。相反的情況如圖1(b)所示， PFD的兩個(gè)輸入信號(hào)的相位差較小， UP和DN信號(hào)幾乎相繼上升，當(dāng)DN信號(hào)到達(dá)AND門的翻轉(zhuǎn)電平時(shí)，觸發(fā)器被置位。此時(shí)UP信號(hào)只是超過了Vcc/2， 但是還沒有達(dá)到數(shù)字邏輯高電平，所以不能開啟后面電荷泵電路的開關(guān)。這樣，鑒相器就有了所謂的鑒相死區(qū)。

圖1 輸入相位誤差

圖2所示為存在鑒相死區(qū)的PFD電路的傳輸特性，從圖中可以看出該鑒相器在(-tπ/T～tπ/T)區(qū)間內(nèi)不工作，其中T為參考時(shí)鐘的頻率。所以，鎖相環(huán)在該工作區(qū)間內(nèi)容易受到外界干擾信號(hào)的影響，惡化它的噪聲和雜散特性。

圖2 PFD的傳輸曲線

為了克服鑒相器的鑒相死區(qū)，通?？梢圆捎锰岣邊⒖紩r(shí)鐘的頻率和在重置路徑中加入延時(shí)單元等方法。但是參考時(shí)鐘的頻率通常是由信道間隔決定的，所以現(xiàn)在鎖相環(huán)中的PFD電路通常采用增加延遲單元的方法。這里用圖3所示，通過在與門重置路徑上加入延遲單元后使得UP和DN信號(hào)有充分的時(shí)間能夠達(dá)到邏輯高電平來開啟電荷泵電路中的開關(guān)，從而消除了PFD的鑒相死區(qū)[3-4]。

圖3 克服鑒相死區(qū)的方法

圖4 為本文所設(shè)計(jì)的PFD電路，它是由標(biāo)準(zhǔn)數(shù)字邏輯單元實(shí)現(xiàn)，采用的是時(shí)鐘下降沿觸發(fā)的形式。在四輸入與門后面加上反相延時(shí)單元來克服鑒相死區(qū)。為了配合后面電荷泵電路的設(shè)計(jì)，需要四路反相對(duì)稱的輸出時(shí)鐘信號(hào)：UP， UPb， DN， DNb。為此在兩個(gè)觸發(fā)器輸出端分別加入由反相器和傳輸門組成的輸出電路。其中由反相器構(gòu)成的Latch的作用是利用正反饋加快信號(hào)的邏輯轉(zhuǎn)換速度，同時(shí)也使UP， Upb， DN， DNb的時(shí)鐘沿滿足要求[5]。

圖4 本次設(shè)計(jì)采用的PFD

電荷泵電路上下兩個(gè)電流源Isink和Isource的匹配程度是電荷泵電路設(shè)計(jì)的關(guān)鍵。傳統(tǒng)的高性能電荷泵設(shè)計(jì)通常采用長(zhǎng)溝道晶體管和Cascode技術(shù)來提高輸出電阻。但是，鎖相環(huán)在鎖定過程中， VCO控制電壓的變化范圍通常會(huì)接近于滿擺幅變化，這樣即便是長(zhǎng)溝道晶體管和Cascode技術(shù)也不能完全克服溝道調(diào)制效應(yīng)。圖5所示為傳統(tǒng)高性能電荷泵的設(shè)計(jì)方法。圖5(a)在四個(gè)開關(guān)管之間加入一個(gè)電壓跟隨器，利用運(yùn)放高增益的特性使得Vx和Vy相等，從而來避免MOS開關(guān)管的溝道電荷分享效應(yīng)[6]。在沒有運(yùn)放的情況下，開關(guān)M4～M7的導(dǎo)通和關(guān)閉，A點(diǎn)和B點(diǎn)的電壓會(huì)發(fā)生跳變，這樣MOS管內(nèi)的溝道電荷流入流出會(huì)使VCO的控制電壓會(huì)發(fā)生擾動(dòng)，從而引起雜散。在M6導(dǎo)通， M7關(guān)閉的情況下， A點(diǎn)的電壓與Vx近似相等，電壓跟隨器使得Vy也近似相等于VA。這樣，開關(guān)管在導(dǎo)通和關(guān)閉的情況下，源漏電壓保持相等，從而減小了開關(guān)管的電荷分享問題。但是這種結(jié)構(gòu)并不能保證上下尾電流源的匹配，圖5(b)所示的結(jié)構(gòu)可以確保上下電流源的匹配性。其中， M1～M4是M5～M8的復(fù)制電路。只要高運(yùn)算放大器的增益足夠高就可以保證Vx=Vy，這樣I2=I6， I3=I7。因?yàn)镮6=I7，所以I6=I7=I3=I2，從而上下電流源的匹配性大大增強(qiáng)[7-9]。

圖5 傳統(tǒng)的電荷泵電路

通過比較圖5兩種電路的優(yōu)缺點(diǎn)，本文提出了一種新型的電荷泵電路，他把兩種電路結(jié)合起來，如圖6所示。在開關(guān)部分，同樣引入了如圖5(a)所示的dummy switches M7和M5來構(gòu)成互補(bǔ)開關(guān)對(duì)。在互補(bǔ)開關(guān)的中間加入了一個(gè)高增益的軌對(duì)軌運(yùn)放來減小電荷泵的電荷分享效應(yīng)。M1～M4同樣是復(fù)制電路(Replica Bias)，在設(shè)計(jì)時(shí)要確保M1=M11， M2=M6=M5， M3=M8=M7， M4=M10。 M12～M16構(gòu)成運(yùn)算放大器確保 Mx=My。在設(shè)計(jì)時(shí)需要注的是M13漏極的輸出直接連到M4和M10的柵極，這樣M12～M16和M10其實(shí)構(gòu)成了一個(gè)兩級(jí)運(yùn)算放大器，所以本文只采用了M12～M16構(gòu)成一個(gè)最簡(jiǎn)單的一級(jí)運(yùn)算放大器。為了確保M10的柵極不振蕩需要對(duì)這個(gè)兩級(jí)運(yùn)放進(jìn)行頻率補(bǔ)償，常用的方法是在M10的柵極和漏極加上電阻和電容進(jìn)行頻率補(bǔ)償(圖中未標(biāo)出)。

圖6 本次設(shè)計(jì)采用的電荷泵電路

互補(bǔ)開關(guān)對(duì)中間的運(yùn)放是個(gè)設(shè)計(jì)難點(diǎn)，因?yàn)樗妮敵鲋苯舆B到了VCO的控制端，所以它的輸入輸出擺幅必須要大，為此本文設(shè)計(jì)了一個(gè)如圖7 所示的輸入軌對(duì)軌的兩級(jí)運(yùn)算放大器[10]。 M3和M4構(gòu)成了PMOS的差分對(duì)管， M1和M2構(gòu)成了NMOS的差分對(duì)管， M5～M8構(gòu)成了Level Shift電路。通過合理選擇M5～M8的尺寸的大小可以滿足軌對(duì)軌的輸入擺幅。M19～M26形成共源共柵的折疊式運(yùn)放，來獲得較高的增益。第二級(jí)采用了簡(jiǎn)單的共源放大器的形式來增加輸出端的擺幅。在第一級(jí)和第二級(jí)之間加入R和Cc來達(dá)到頻率補(bǔ)償?shù)哪康?。該運(yùn)放的相頻響應(yīng)和幅頻響應(yīng)如圖8所示。

圖7 軌對(duì)軌運(yùn)放

圖8 軌對(duì)軌運(yùn)放仿真的波特圖

圖9 和圖10 分別是傳統(tǒng)電荷泵電路和本文所提出的新型電荷泵電路上下電流匹配程度的仿真結(jié)果。其中橫坐標(biāo)表示電荷泵的輸出電壓，縱坐標(biāo)表示電荷泵的輸出電流。從圖9中可以看出傳統(tǒng)的電荷泵電路只是在0.75 V～1.25 V之間時(shí)上下電流源的匹配程度好，在此區(qū)間之外，上下電流源有著明顯的失配，這是造成鎖相環(huán)雜散特性的主要原因。而圖10所示在0.3 V～1.5 V的范圍內(nèi)，上下電流源均能保持良好的匹配性，擴(kuò)大了VCO輸入信號(hào)的變化范圍。此外需要注意的是，本文提出的新型電荷泵電路比傳統(tǒng)的電荷泵電路要復(fù)雜，所以電荷泵本身會(huì)引入較多的噪聲，這就需要在環(huán)路帶寬的選擇上給予一定的考慮。

圖9 傳統(tǒng)電荷泵電路上下電流匹配度

圖10 本文電荷泵電路上下電流匹配度

圖11 和圖12分別是本次設(shè)計(jì)電荷泵電路的充電和放電的仿真波形。從圖中可以看出該電荷泵電路工作正常，每次充電開始和結(jié)束的時(shí)刻，輸出電壓基本沒有毛刺。只有當(dāng)充電接近電源電壓或是放電接近地的時(shí)候，輸出電壓出現(xiàn)小幅度的毛刺。這是因?yàn)榇藭r(shí)電荷泵左邊的鉗制運(yùn)放會(huì)有管子進(jìn)入線性區(qū)，導(dǎo)致增益的下降。考慮本次設(shè)計(jì)的LC VCO采用的是開關(guān)電容陣列粗調(diào)和小尺寸MOS變?nèi)莨芗?xì)調(diào)相結(jié)合的結(jié)構(gòu)，所以每次頻率合成器鎖定時(shí)VCO的控制電壓盡量設(shè)計(jì)在Vcc/2處。這樣不僅可以提高變?nèi)莨艿木€性度，使環(huán)路穩(wěn)定，而且可以確保電荷泵的性能。

圖11 本文電荷泵電路充電效果

圖12 本文電荷泵電路放電效果

2 版圖設(shè)計(jì)

圖13所示為電荷泵電路和PFD的版圖.鑒相器和電荷泵電路都需要保持對(duì)稱性，在電荷泵版圖設(shè)計(jì)時(shí)要特別注意它開關(guān)管的設(shè)計(jì)。為克服開關(guān)管的非理想效應(yīng)，在開關(guān)的旁邊通常加入了Dummy管。軌對(duì)軌運(yùn)放的輸入對(duì)畫成了四方交叉結(jié)構(gòu)，以輸入對(duì)降低不匹配和失調(diào)電壓對(duì)運(yùn)放增益的影響。此外， PFD電路四路輸出信號(hào)UP、UPb、DN、和DNb信號(hào)到電荷泵開關(guān)上的離線長(zhǎng)短要盡量保持相等，不然會(huì)引起額外的充放電動(dòng)作，導(dǎo)致雜散效應(yīng)變差。

圖13 鑒相器和電荷泵的版圖

3 總結(jié)

本文討論了鎖相環(huán)中鑒相器和電荷泵電路常見的非理想因素，并提出了克服辦法。在綜合傳統(tǒng)電路的基礎(chǔ)上，提出一種新型的電荷泵電路，仿真結(jié)果表明該電荷泵具有較高的電流匹配度。

[ 1] Gardner F.Charge-Pump Phase-Lock Loops.IEEE Trans.Commun， 1980， 28(11)：1849-1858.

[ 2] Charles C T， JD Allstot.A Calibrated Phase Frequency Detector for Reference Spur Reduction in Charge-Pump Plls[ J] .IEEE Transcations on Circuits and Systems II：Express Briefs， 2006，53：822-826.

[ 3] Maneatis J.Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques[ J].IEEE J.Solid-State Circuits，1996， 31：1723-1732.

[ 4] Hung CM， Kenneth K O.A Fully Integrated 1.5-V 5.5-GHz CMOS Phase-Locked Loop[ J] .IEEE J.Solid-State Circuits，2002， 37：521-527.

[ 5] Lam C， Razavi B.A 2.6-GHz/5.2-GHz Frequency Synthesizer in 0.4um CMOSTechnology[ J] .IEEE J.Solid-State Circuits，1996， 31：1723-1732.

[ 6]Yang Zhenyu， Tang Zhangwen， Hao Min.A Fully Differential Charge Pump with Accurate Current Matching and Rail-to-Rail Common-Mode Feedback Circuit[M].IEEE Int.Symp.Circuits Syst， 2008， 448-415.

[ 7]Rhee W.Design of High-Performance CMOS Charge Pumps in Phase-Locked Loops[ M] .In Proc.IEEE Int.Symp.Circuits Syst.May， 1999， 2：363-366.

[ 8] Lee J， Kell M， Kim S， et al.Charge Pump with Perfect Current Matching Characteristics in Phase Lock Loops[ J] .IEEE Electronic Letters， 2000， 36(11)：1907-1908.

[ 9] Cheng Shanfeng， Tong Haitao.Design and Analysis of an Ultrahigh-Speed Glitch-Free Fully Differential Charge Pump with Minimum Output Current Variation and Accurate Matching[ J] .IEEE Transcations on Circuits and Systems II：Express Briefs， 2006，53：843-847.

[ 10] Wang Minsheng.Constant-Gm Rail-to-Rail CMOSOp-Amp Input Stage with Overlapped Transition Regions[ J] .IEEE J.Solid-State Circuits， 1999， 34：148-156.