邢志偉

（哈爾濱工業(yè)大學(xué) 深圳研究生院，深圳 518055）

0 引言

DisplayPort是一種新型的顯示接口標(biāo)準(zhǔn)，由于其相對(duì)DVI/HDMI來(lái)說(shuō)具有高帶寬、整合性好、內(nèi)外接口通吃、相關(guān)產(chǎn)品設(shè)計(jì)簡(jiǎn)單、高度可擴(kuò)展性、內(nèi)容保護(hù)技術(shù)更可靠等技術(shù)上的明顯優(yōu)勢(shì)，其應(yīng)用范圍也越來(lái)越廣泛。

但是目前對(duì)于DisplayPort信號(hào)進(jìn)行測(cè)試的手段還比較簡(jiǎn)單，主要依靠示波器對(duì)信號(hào)的測(cè)量進(jìn)行眼圖分析等處理對(duì)信號(hào)傳輸質(zhì)量進(jìn)行簡(jiǎn)單的評(píng)判。本文介紹了DisplayPort像素分析卡的研究，提出了一種全新的測(cè)試手段。它針對(duì)數(shù)字信號(hào)的特點(diǎn)，對(duì)其傳輸?shù)拿總€(gè)像素的每一位進(jìn)行分析，不僅可以檢測(cè)出信號(hào)傳輸過(guò)程中出現(xiàn)的錯(cuò)誤，甚至可以將錯(cuò)誤精確定位到哪一條lane、哪一個(gè)像素。

1 硬件設(shè)計(jì)

DP像素分析卡的硬件電路主要由DP接口模塊、PCI接口模塊、DDR模塊、主控FPGA模塊以及相應(yīng)的系統(tǒng)電源電路模塊等部分組成。其結(jié)構(gòu)框圖如圖1所示。使用時(shí)將本測(cè)試卡插到PC機(jī)主板的PCI插槽上，同時(shí)將DP輸入接口與顯卡的DP輸出接口用DP數(shù)據(jù)線連接起來(lái)，之后在PC端啟動(dòng)驅(qū)動(dòng)與控制程序就可以對(duì)其進(jìn)行操作了。

由于我們要測(cè)的是DP數(shù)據(jù)在打包生成和傳輸時(shí)有可能出現(xiàn)的錯(cuò)誤，因此就要求DP PEA必須保證板卡上數(shù)據(jù)解析及其傳輸有非常高的可靠性及穩(wěn)定性，同時(shí)由于DP數(shù)據(jù)的傳輸速率達(dá)10.8Gbps，因此對(duì)保證信號(hào)完整性有非常高的要求。在線路布局時(shí)進(jìn)行了周密設(shè)計(jì)考慮[1,3]。

圖1 DP像素分析卡結(jié)構(gòu)框圖

1.1 反射的抑制

1）保證信號(hào)在整個(gè)路徑傳播時(shí)所感受的瞬態(tài)阻抗不變，每條信號(hào)線都具有完整的返回路徑，并且以地平面做為高速信號(hào)線的參考平面；

2）盡量減少傳播路徑上的過(guò)孔數(shù)量[2]；3）對(duì)信號(hào)線進(jìn)行端接。

1.2 串?dāng)_的抑制

抑制串?dāng)_主要是減少多個(gè)信號(hào)路徑和返回路徑間的互容和互感。PEA布線時(shí)主要采取了以下措施[4]：

1）保持相鄰信號(hào)路徑的間距至少為線寬的3倍；

2）使表面線條的耦合長(zhǎng)度盡可能短，對(duì)于遠(yuǎn)端串?dāng)_嚴(yán)重的耦合長(zhǎng)度較長(zhǎng)的傳輸線采用帶狀線布局；

1.3 傳輸線延時(shí)的控制

1）DP 主鏈路差分對(duì)間小于5ps的不對(duì)稱以保證DP spec的要求；

2）DP接收芯片輸出像素?cái)?shù)據(jù)小于20ps的不對(duì)稱設(shè)計(jì)

3）Memory Clock、地址、數(shù)據(jù)、DQS、DQM信號(hào)線間等長(zhǎng)設(shè)計(jì)，并且保證同數(shù)據(jù)線間具有相同的拓?fù)浣Y(jié)構(gòu)；

4）各差分線間小于1ps的等長(zhǎng)設(shè)計(jì)。

1.4 電磁干擾的抑制

減小電磁干擾的主要策略為減小驅(qū)動(dòng)共模電流的電壓，增大共模電流路徑的阻抗，屏蔽和濾波[4]。

1）使所有布線與板子邊緣的距離至少為線寬的5倍；

2）對(duì)高速敏感數(shù)據(jù)線采用帶狀線布局，將高速或大電流器件放大離I/O接口盡量遠(yuǎn)的地方；

3）在芯片附近放置足夠的去耦電容，使電源平面和地平面相鄰并盡可能接近，盡可能使用更多的電源平面與地平面對(duì)；避免封閉出現(xiàn)諧振；

2 主控模塊程序設(shè)計(jì)

DP像素分析卡中的主控模塊FPGA是整個(gè)系統(tǒng)功能實(shí)現(xiàn)的核心，它實(shí)現(xiàn)了系統(tǒng)與外界PCI接口、DP接收器以及DDR的通信和控制，同時(shí)也實(shí)現(xiàn)了核心功能邏輯。其程序總體架構(gòu)如圖2所示。

圖2 主控模塊FPGA程序模塊架構(gòu)圖

其主要功能模塊與其功能為：

1）時(shí)鐘同步模塊。為系統(tǒng)中的其他模塊提供同步的時(shí)鐘輸出。

2）DP數(shù)據(jù)接收模塊。其主要功能為接收來(lái)自DP接口的圖像信息數(shù)據(jù)。

3）DP數(shù)據(jù)分析模塊。它實(shí)現(xiàn)了DP傳輸數(shù)據(jù)的分析驗(yàn)錯(cuò)。它從DDR中讀出預(yù)存的參考圖像數(shù)據(jù)以及當(dāng)前錯(cuò)誤計(jì)數(shù)數(shù)據(jù)，將接收到的DP圖像數(shù)據(jù)與參考圖像數(shù)據(jù)按位異或，如有錯(cuò)誤產(chǎn)生則累加至相應(yīng)的錯(cuò)誤計(jì)數(shù)數(shù)據(jù)，將更新后的error計(jì)數(shù)數(shù)據(jù)寫(xiě)入DDR中。

4）PCI FIFO模塊。它接收PCI接口輸入的控制數(shù)據(jù)等并根據(jù)設(shè)計(jì)的通訊協(xié)議對(duì)其進(jìn)行解析并分發(fā)到相應(yīng)的模塊，同時(shí)也將系統(tǒng)各模塊的運(yùn)行狀態(tài)及結(jié)果發(fā)送給PC端。

5）MBIST檢測(cè)模塊。它實(shí)現(xiàn)了內(nèi)存的自檢測(cè)，負(fù)責(zé)實(shí)現(xiàn)存儲(chǔ)器缺陷檢測(cè)解決方案。

6）DDR FIFO模塊。它是系統(tǒng)與DDR通信的輸入輸出FIFO，負(fù)責(zé)管理DDR數(shù)據(jù)的輸入和輸出。同時(shí)，它內(nèi)部實(shí)現(xiàn)了幾個(gè)狀態(tài)機(jī)，負(fù)責(zé)調(diào)試協(xié)調(diào)其它與DDR讀寫(xiě)相關(guān)的功能模塊的運(yùn)行，包括主狀態(tài)機(jī)、讀狀態(tài)機(jī)、寫(xiě)狀態(tài)機(jī)、數(shù)據(jù)獲取狀態(tài)機(jī)、數(shù)據(jù)分析狀態(tài)機(jī)、MBIST檢測(cè)狀態(tài)機(jī)。

7）CROSSBAR通路選擇模塊，本系統(tǒng)中很多功能模塊都需要對(duì)DDR進(jìn)行讀寫(xiě)操作，但DDR引腳并不能同時(shí)連接到多個(gè)模塊上，因此設(shè)計(jì)了此模塊決定當(dāng)前內(nèi)存讀寫(xiě)操作應(yīng)該連接到哪個(gè)功能模塊。

8）PCI通信模塊。負(fù)責(zé)接受PCI輸入的控制命令及數(shù)據(jù)，同時(shí)將系統(tǒng)運(yùn)行產(chǎn)生的狀態(tài)及結(jié)果數(shù)據(jù)發(fā)送到PCI。

9）DDR通信模塊。它實(shí)現(xiàn)了對(duì)DDR的讀、寫(xiě)操作控制。

3 實(shí)驗(yàn)結(jié)果

對(duì)實(shí)際DP信號(hào)進(jìn)行眼圖分析的波形如圖3所示。可以看出，信號(hào)眼圖張開(kāi)得相當(dāng)好，其眼高、眼寬、信號(hào)jitter等均滿足DP協(xié)議標(biāo)準(zhǔn)。系統(tǒng)信號(hào)完整性設(shè)計(jì)滿足需求。

對(duì)主控模塊程序的邏輯驗(yàn)證由PCI配置與信號(hào)生成文件、DP數(shù)據(jù)生成模型文件、DDR模型文件等實(shí)現(xiàn)。PCI配置與信號(hào)生成文件按系統(tǒng)實(shí)際工作流程生成控制系統(tǒng)工作的各信號(hào)并發(fā)送給FPGA程序。DP數(shù)據(jù)生成模型生成DP圖像數(shù)據(jù)與DP格式數(shù)據(jù)信號(hào)， DDR模型文件實(shí)現(xiàn)了DDR讀、寫(xiě)等操作。

圖3 DP信號(hào)2.7Gbps時(shí)信號(hào)眼圖

生成參考圖像數(shù)據(jù)及其地址并寫(xiě)入緩存時(shí)各相關(guān)信號(hào)波形如圖4所示。生成算法為從0開(kāi)始遞增。可以看到，pci_test_data_reg和pci_test_addr_reg分別為生成的參考圖像數(shù)據(jù)及其地址。

圖4 生成參考圖像數(shù)據(jù)相關(guān)信號(hào)波形圖

圖5所示為DP數(shù)據(jù)分析模塊運(yùn)行時(shí)各相關(guān)信號(hào)的波形圖?？梢钥闯?，當(dāng)DP數(shù)據(jù)傳輸過(guò)程中沒(méi)有錯(cuò)誤發(fā)生時(shí)，系統(tǒng)判斷出錯(cuò)誤數(shù)為0。

圖5 DP數(shù)據(jù)比較分析相關(guān)信號(hào)波形圖

4 結(jié)論

本文詳細(xì)分析了DP像素分析卡的硬件電路設(shè)計(jì)和FPGA程序的設(shè)計(jì)，實(shí)驗(yàn)結(jié)果顯示：硬件電路設(shè)計(jì)部分信號(hào)完整性好，不會(huì)在板上帶入誤差；FPGA程序可以根據(jù)PCI接口輸入的配置和控制命令，協(xié)調(diào)系統(tǒng)各模塊一致運(yùn)行，實(shí)現(xiàn)預(yù)期的系統(tǒng)功能。

[1] Eric Bogatin.Signalty Integrity: Simplified.Prentice Hall PTR,2003.

[2] 周杰.高速PCB設(shè)計(jì)的布局布線優(yōu)化方法.電子工程專輯,2003,8.

[3] Hall,S.H.,Hall,G.W.,and McCall,J.A.High Speed Digital System Design.Hoboken,NJ:John Wiley and Sons,2000.

[4] Johnson,Howard,and Graham,Martin.High Speed Digital Design.Upper Saddle River,NJ:Prentice Hall,1993.