葉 侃，劉詩斌

(西北工業(yè)大學 電子信息學院，陜西 西安710129)

基準電壓源是集成電路中的重要模塊，廣泛應用于各種模擬、數(shù)字、數(shù)模混合電路中，特別是在A/D、D/A轉(zhuǎn)換等系統(tǒng)中，其穩(wěn)定性與準確性直接影響整個系統(tǒng)的精度。傳統(tǒng)電壓基準源通常采用“帶隙”技術。由于雙極性晶體管的Vbe具有負溫度特性，而工作在不同電流密度下的Vbe之差則具有正溫度特性，兩者相互補償可得到與溫度無關的輸出電壓[1]。

加工成本低、周期短等特點使CMOS工藝逐漸成為電路設計中的主流。由于寄生縱向晶體管無法在CMOS工藝中實現(xiàn)，有些學者提出了純MOS管的電壓基準源設計方案：利用MOS管的亞閾值區(qū)工作原理設計基準[2]；利用載流子與閾值電壓在不同溫度下的特性設計基準[3]；利用 NMOS、PMOS管不同閾值電壓設計基準[4]等，但它們存在溫度性能較差或電源電壓調(diào)整率較大的缺陷。本文在分析文獻[4]基本原理的基礎上，發(fā)現(xiàn)電路中的電流源是影響電壓基準源的重要因素，針對溫度系數(shù)和輸出電壓變化率性能矛盾，設計了一種和式電流并將它作為基于閾值電壓差電路中的電流源，在得到良好的輸出電壓變化率的同時，提高了電壓基準源的溫度性能。

1 基本原理

實現(xiàn)一個電壓基準，首先需要找到一個穩(wěn)定的電壓單元。例如，二極管電壓基準電路中的齊納擊穿和帶隙電壓。在CMOS工藝中，閾值電壓就是一個穩(wěn)定的電壓單元。閾值電壓的特性依賴加工過程，且對環(huán)境溫度的變化敏感，因此，需要找一個相對的量值來抵消這些變化。而PMOS與NMOS的閾值電壓變化趨勢相同，可以通過兩者相減的方式得到一個穩(wěn)定的電壓。

圖1為基于閾值電壓差的電壓基準電路原理圖，輸出電壓基準Vref為P管與N管柵源電壓VGS之差：

圖1 CMOS電壓基準電路基本原理

對于CMOS器件，閾值電壓VTH與載流子遷移率μ是受溫度影響的主要參量。閾值電壓與環(huán)境溫度有近似線性的關系[5]：

其中，VTH(T0)為溫度T0時的閾值電壓；αvt是閾值電壓的溫度系數(shù)，其值介于 1 mV/℃到 4 mV/℃之間，且 P管大于N管。載流子遷移率與溫度的關系：

式中，μ(T0)為溫度 T0時的載流子遷移率，且m的值介于 1～2.5 之間[5]。 將(2)、(3)式代入(1)式，(W/L)N和(W/L)P取適當值，令(1)式對溫度的導數(shù)為零，便能得到與溫度無關的輸出電壓。同時，由于(1)式中各參數(shù)均與電源電壓無關，輸出電壓不隨電源電壓變化而變化，因此，理論上這種電路結構可以實現(xiàn)電壓基準源。然而，圖(1)中的Ia、Ib為理想電流源，既與環(huán)境溫度無關，又不隨電源電壓變化而變化，而在實際應用中電流源的實現(xiàn)通常既是電源電壓的函數(shù)，又與溫度相關。本文通過不同性質(zhì)電流相加的形式，設計了一種與電源電壓無關，與環(huán)境溫度成反比的和式電流，得到了一種同時具有低溫度系數(shù)和低輸出電壓變化率電壓基準源。

2 新型CMOS電壓基準電路

該電路由和式電流模塊與核心模塊組成。為防止電路在零穩(wěn)定點而不能正常工作，還應加入啟動電路。許多論文中都有關于啟動電路的詳盡描述，這里不再進行討論。

2.1 設計思路

由于無法同時調(diào)和溫度性能和電壓輸出變化率這對矛盾，所以必須以其中一個作為改進方向。(1)式中除電流外均與電源電壓無關，而對溫度而言，除電流外，閾值電壓VTH和載流子遷移率μ都是溫度的函數(shù)。顯然，選擇減少電源電壓對輸出的影響作為和式電流的改進目標，即能滿足對輸出電壓變化率的設計需要，同時還能兼顧電路對溫度性能的要求。反之，若將溫度性能做為改進對象，電路可以得到較好的溫度性能，但是電源電壓對輸出電壓的影響卻不可控。實驗證明，在相同的電源電壓工作范圍內(nèi)后者的輸出電壓變化率為前者的十幾倍，而且溫度系數(shù)提高并不明顯。根據(jù)以上分析可得，一個與電源電壓無關的恒流源，雖然其與環(huán)境溫度的關系待定，但都可利用此關系在一定程度上優(yōu)化文獻[4]的設計（文獻[4]中忽略了溫度變化對電流的影響）。

由于簡單偏置電路的電流與電源電壓成正比，且根據(jù)MOS管柵源電壓幾乎不隨電源電壓變化的特性可以得到一個不隨電源電壓變化的電流，則通過此兩者相減容易得到一個與電源電壓成反比的電流，再將其與偏置電路電流按一定比例相加，即可實現(xiàn)一種與電源電壓無關的電流設計。在此基礎上，可具體解析得到該和式電流與環(huán)境溫度的函數(shù)關系式，然后對(1)式中的參數(shù)進行合理設置，從而改善電路的溫度性能。

2.2 電源電壓對輸出的影響

圖2為本文所設計的新型CMOS電壓基準整體電路圖。如圖所示，和式電流模塊中，自舉偏置電路(由MOS管 P3、P4、N3、N4和電阻 R2構成)產(chǎn)生偏置電流。 當電源電壓變化時，溝道調(diào)制效應是影響輸出電流的主要因素[6]。忽略體效應，只考慮溝道調(diào)制效應，流經(jīng)P3的電流：

式中，λ為溝道長度調(diào)制系數(shù)。且電源電壓可表示為N3和 P3管的VDS之和：

柵源電壓幾乎不隨電源電壓變化而變化，忽略電源電壓對柵源電壓的影響，且(5)式中其他參數(shù)均與電源電壓無關，偏置電流與電源電壓可以表述為線性關系。I1與I3是偏置電路的鏡像電流，設：

式中，IA0為電源電壓V0時流過P2的電流，a為漏電流的電壓系數(shù)。同時，柵源電壓不變使流經(jīng)電阻R1的電流IR1不變，因此流經(jīng)P7的電流可表示為：

圖2 新型CMOS電壓基準電路

式中，IB0=IR1-IA0，又 I3、I4分別與 I1、I2對應成比例，得到和式電流 I5：

式中 K1、K2分別為 P5、P8對 P2、P7寬長比比值。 取 K1、K2的值相等，即可得與電源電壓無關的和式電流。同理，P5、P8與P6、P9的寬長比對應相等， 流經(jīng) N5的電流與 I5成正比，因而(1)式中電流與電源電壓無關，得到了與電源電壓無關的輸出電壓。

2.3 環(huán)境溫度對輸出的影響

自舉偏置電路產(chǎn)生PTAT電流[7]，流經(jīng)P2的電流可表示為：

式中，IT0表示溫度T0時的電流值，a為漏電流的溫度系數(shù)。考慮環(huán)境溫度對N1管的柵源電壓影響：

式(10)中 IP1、μn、VTH都是溫度的函數(shù)，且

式中，K3為 P1管對 P2管的寬長比。 將(11)、(2)、(3)式代入(10)式，令其對溫度求導可得：

可在某極點溫度TS得到柵源電壓的最大值。當溫度高于TS時，柵源電壓隨溫度升高而下降，其特性可近似為線性變化。柵源電壓可表示為：

式中，VGSTS表示環(huán)境溫度TS時的柵源電壓，β為柵源電壓的溫度系數(shù)。比較溫度變化對柵源電壓和電阻的影響，后者隨溫度的變化可忽略。和式電流I5可表示為：

同理，(1)式中的電流 Ia、Ib與 I5成正比，即與環(huán)境溫度成反比。將(14)、(2)、(3)式代入(1)式中，得到輸出電壓對溫度T的導數(shù)：

式中A、B分別表示為 Ia、Ib應對 I5的比例系數(shù)。因而，同時考慮MOS管長寬比和電流Ia、Ib的設置，才能得到較好的溫度性能。

3 仿真與分析

在 0.6 μm CMOS工藝下，采用Hspice軟件進行仿真，得出：在25℃下對電源電壓在 2.8 V～5.5 V的范圍內(nèi)進行直流掃描，基準電壓曲線如圖3所示。在3 V電源電壓下對溫度在-30℃～80℃的范圍內(nèi)進行直流掃描，基準電壓曲線如圖4所示。環(huán)境溫度25℃、電源電壓為3 V時，輸出基準電壓為283.5 mV?；鶞孰妷翰坏?00 mV，可使用比例放大器進行適當放大，以滿足不同需要。

圖3 基準電壓Vref電源電壓特性曲線

圖4 基準電壓Vref溫度特性曲線

由于和式電流模塊中得到與電源電壓成反比的部分拉高了工作電源電壓值，但電源電壓能在寬范圍（2.8 V～5.5 V）內(nèi)工作，且輸出電壓波動小于 3 mV，得到輸出電壓變化率1.11 mV/V,滿足實際應用需求。

溫度系數(shù)是電壓基準源最主要的參數(shù)指標。由圖4可以看出，環(huán)境溫度20℃～30℃時的溫度系數(shù)約為零，而且有較好的對稱性。且在溫度-30℃～80℃的范圍內(nèi)，溫度系數(shù)為41.5 ppm/℃，較文獻[4]有了很大改進。

與文獻中提到的電壓基準電路的主要指標進行比較，結果如表1所示。

表1 溫度性能參數(shù)比較

比較結果表明，本文的電路實現(xiàn)結構能夠在較寬的范圍內(nèi)工作，且同時滿足對低溫度系數(shù)和低輸出電壓變化率的要求。

[1]YTTERDAL T.CMOS bandgap voltage reference circuit for supply voltages down to 0.6 V[J].Electronics Letters，2003，39(20)：1427-1428.

[2]HUANG Po Hsuan，LIN Hong Chin，LIN Yen Tai.A simple subthreshold CMOS voltage reference circuit with channellength modulation compensation[J].IEEE Transaction on Circuits and System-II：Express Briefs，2006，53(9)：882-885.

[3]WANG Jian Ping，LAI Xin Quan，LI Yu Shan.A novel low-voltage low-power CMOS voltage reference based on subthreshold MOSFETs[C].The 6thinternational conference on ASIC(ASICON′05)，2005：369-373.

[4]KONG Ming，GUO Jian Min，ZHANG Ke，et al.A novel CMOS voltage reference based on threshold voltage difference between p-type and n-type MOSFETs[J].Chinese Jouranl of Semiconductors，2007，28(10)：1546-1550.

[5]TOLEDO L，LANCIONI W，PETRASHIN P.A new CMOS voltage reference scheme based on Vth-difference principle[C].IEEE International Symposium on Circuits and Systems(ISCAS′07)，2007：3840-3843.

[6]RAZAVI B.模擬 CMOS集成電路設計[M].陳貴燦譯.西安：西安交通大學出版社，2003.

[7]彭偉，謝海情，鄧歡.一種新型高精度 CMOS電壓基準源[J].電子器件，2007，30(3)：863-865.