譚 帥,焦培南,李鐵成

(中國電波傳播研究所青島分所,山東青島266107)

0 引言

長期以來,HF信道模擬器一直被認為是研究短波系統性能的有效手段。通過使用HF信道模擬器有利于短波系統的驗證,以及在相同的信道狀態(tài)下研究不同信號的適應性,降低前期研發(fā)的難度和成本。然而要能夠真實地反映HF信道,信道模型的選取很重要。目前使用較多的是Watteron信道模型和ITS信道模型。由于ITS信道模型能夠精確地仿真出各種類型的傳輸條件,適用于窄帶以及帶寬高達500 kHz的信號,故本文中的HF信道模擬器是在ITS信道模型的基礎上實現的。

1 信道模型與系統結構

1.1 ITS信道模型[1]

無線電信號通過電離層傳輸后會產生時間展寬、多普勒頻移和多普勒展寬,即通常所說的時間色散和頻率色散。在ITS信道模型中用下面的脈沖響應函數來描述[1]:

式中,n為路徑數;pn(τ)為時延功率剖面函數,其服從Gamma分布;Dn(t,τ)為確定性相位函數,表示多普勒頻移;ψn(t,τ)為隨機調制函數,用來描述多普勒的展寬,有Gaussian和Lorentzian兩種方式[2]。

1.2 HF信道模擬器的系統結構

HF信道模擬器基于軟件無線電的思想,通過對輸入信號的采樣,采用數字下變頻方法把得到的數據流下變頻到1.024 MHz,然后輸入到現場可編程邏輯門陣列(FPGA)中。信號的時域展寬、頻移和頻譜展寬以及加性噪聲都在FPGA內實現。變換后的數字基帶信號通過數字上變頻、DA轉換后變換到需要的頻率后輸出。

HF信道模擬器的結構框圖如圖1所示。

圖1 HF信道模擬器的系統結構

模擬器內部能夠提供信道的激勵信號和采樣脈沖信號。內部激勵信號和采樣脈沖信號分別由2個AD9852產生。由于AD9852能夠產生正弦波、線性調頻信號等多種信號形式,而信號的幅度可通過系統內部的數字衰減器任意調節(jié),調節(jié)精度達到0.5 dB,故基本可以脫離外部的激勵器。采樣脈沖輸出固定為正弦波。同時模擬器以板卡的形式通過PCI總線與主機連接,信號的各種參數控制可以通過主機輕松設置,這就給研究不同信號的在短波信道種的適應性帶來了很大的方便。由于輸入信號和采樣脈沖信號都具有內外切換的功能,故在具有特殊要求的情況下可以使用外部提供的信號。

主機內部運行的控制程序主要由電離層模型和參數控制組成。電離層的各項參數可以通過外部提供或內部產生。外部提供的方式主要由具體的實驗數據,經過特定的電離層反演算法得到。內部產生主要是在給定的電離層模型的基礎上,利用射線追蹤技術得到不同時間、地點的信號的傳播模式和時延。

2 信道模擬的FPGA實現

2.1 時延展寬

由于FPGA的速度高,時鐘頻率能夠輕松達到上百MHz,實現μ s級的信號延遲分辨率很容易做到。主機通過解二元方程后得到的信號時延展寬參數存儲到時延展寬寄存器中。利用與數據速率相等的時鐘信號做觸發(fā),讀取寄存器中的數據與相應延時的信號做乘積運算,實現時延展寬。

2.2 信號的多普勒頻移

信號的頻移由確定性相位函數Dn(t,τ)確定。其中fs為信號延遲為 τc時的信號頻移,m為信號在時延寬度內的多普勒頻移傾斜的斜率,τc為利用射線追蹤方法計算出的信號延遲。通過查找表的方法實現信號的頻移。

根據歐拉公式有:

由式(2)可知,多普勒頻移值只與時延τ有關,并假設在積累的時間內信號頻移不變。

已知下變頻后數據的速率為1.024 MHz,在本設計中設定的信號頻率精度為0.05 Hz。則相鄰2個采樣點數據的相位精度為:

由于相位是作為查找表的尋址地址,則要滿足上面的要求,在2π弧度內所需的信號的存儲單元為20 480 000個,所需要的存儲器的長度為:

計算得N≥25,故可知要到達0.05 Hz的分辨率使用的存儲器的容量為32 M與使用數據位的長度的乘積,如此海量的存儲器價格昂貴,同時增加了設計難度和成本。故需要通過使用優(yōu)化算法,在滿足要求的同時降低存儲空間。

2.3 信號的多普勒展寬

根據隨機過程理論可知,通過HF信道的信號是一個隨機過程。從時域上看,每一個觸發(fā)周期即為一次樣本函數。在每個時延點處的信號幅度是一個隨機變量,同時各延時點處的信號幅度是獨立的。而對相同延時的信號來說在時間上具有一定的相關性,時間上的這種相關性決定了信號的多普勒展寬和形狀。通常使用的多普勒展寬為Gaussian和Lorentzian型。實現多普勒展寬的方法有多種。此HF模擬器中通過采樣高斯濾波器得到FIR濾波器,用2路高斯白噪聲通過該濾波器實現多普勒的展寬。2路高斯白噪聲由m序列碼產生的均勻分布的白噪聲通過Box-Muller變換得到。

Box-Muller[3]變換公式如下:

式中,x1,x2為服從(0,1)上的均勻分布,并相互獨立。

根據ITS信道模型理論,產生每一路延遲信號的多普勒展寬的均勻分布的隨機信號相互獨立。故對于時延展寬為n的信道來說,需要產生2*n個獨立的隨機序列。已知在多普勒頻移的產生中已經建立了正余弦表,因此這里的正余弦也由查表法產生。故這里只需增加對數表就可以利用查表法,用產生的均勻分布序列作為地址得到需要的高斯白噪聲信號。信道的加性高斯白噪聲,同樣使用上面的方法來實現。

3 線性調頻信號的仿真

在已知信道的脈沖響應后,需要把抽象的數學公式通過硬件來實現,則需要大量的前期仿真。通過仿真實現算法的可實現性。本文對廣泛使用的線性調頻信號進行仿真。高斯白噪聲經過高斯濾波后的時域圖如圖 2所示。

圖2 高斯白噪聲經過高斯濾波后的時域圖

信號的頻移和展寬如圖3所示。

圖3 信號的頻移和展寬

線性調頻信號參數設定如下:帶寬為500 kHz,重復周期為40 Hz,脈沖寬度為5 ms,下變頻后的速率為1.024 MHz。路徑數為 3,分別為 ch1、ch2和ch3。tao為時延,其中ch1的參數為:信號時延為taoc1=3.431 ms,信號展寬為31 μ s,當tao=taoc1 時的多普勒頻移為1 Hz,當tao=taoc1L(tao1L為路徑1的時延最小值,下同)時的多普勒頻移為1 Hz,多普勒展寬為0.1 Hz。ch2的參數為:信號延遲時間taoc2=3.663 ms,信號展寬為40 μ s,當tao=taoc2 時的多普勒頻移為0 Hz,當tao=taoc2L時的多普勒頻移為0 Hz,多普勒展寬為0.2 Hz。ch3的參數為:信號延遲時間taoc3=4.244 ms,信號展寬為150 μ s,當tao=taoc3時的多普勒頻移為5 Hz,當tao=taoc3L時的多普勒頻移為5 Hz,多普勒展寬為1 Hz。

4 結束語

隨著技術的進步,FPGA的處理速度得到很大的提高,外部時鐘很容易達到幾百MHz。同時片上集成了大容量的RAM、乘法器和豐富的外部接口。利用FPGA來實現HF信道模擬器,使設計得到簡化,利于算法的優(yōu)化。利用VHDL語言編程實現的各功能模塊不受器件本身的限制,具有很強的可移植性。由于ITS信道模型同時考慮了信道對寬帶信號的時延展寬和頻譜展寬,這就給信道模擬器帶來了很大的難度。然而利用FPGA可以很容易地實現信號的時延展寬。通過FPGA能夠很容易產生均勻分布的M碼信號[4],便于實現信號的頻譜擴展。由于ITS模型能夠精確模擬各種信道傳輸條件,故設計一種基于ITS信道模型的信道模擬器具有很重要的意義。

[1]MASTRANGELO J F,LEMMON J J,VOGLER L E,et al.A New Wideband High Frequency Channel Simulation System[J].IEEE Trans.Commun.,1997,45(1):26-34.

[2]VOGLER L E,HOFFMEYER J A.A Model for Wideband HF Propagation Channels[J].Radio Science,1993,28(6):1131-1142.

[3]BOX G E P,MULLER M E.A Note on the Generation of Random Normal Deviates[J].The Annals of Mathematical Statistics,1958,29(2):610-611.

[4]管 宇.用FPGA產生高斯白噪聲序列的一種快速方法[J].設計參考,2008,10(11):55-58.