郭元振 ，張 彬，馬 孜

(1.四川大學(xué) 電子信息學(xué)院，四川 成都 610065；2.西南技術(shù)物理研究所，四川 成都 610041)

將D類功率放大器應(yīng)用于真空鍍膜機(jī)中磁偏轉(zhuǎn)電子束掃描電子槍，然而要實(shí)現(xiàn)高質(zhì)量、復(fù)雜膜系的鍍制，對(duì)輸出電流的線性度要求比較高，因此，D類功率放大器的線性度成為亟待解決的問題。

D類功率放大器采用開關(guān)模式輸出，具有很高的效率，但同一橋臂上的兩個(gè)開關(guān)器件不能同時(shí)處于導(dǎo)通狀態(tài)，否則，會(huì)在電源和地之間形成一條低阻通路，產(chǎn)生很大的“穿刺”電流，不僅增大了放大器的功耗，而且容易損壞功率器件。為此，必須引入死區(qū)時(shí)間，死區(qū)時(shí)間是指從一個(gè)開關(guān)器件的關(guān)斷信號(hào)發(fā)出到同橋臂另一個(gè)開關(guān)器件加上開通信號(hào)之間的時(shí)間延遲[1]。然而，死區(qū)時(shí)間設(shè)置過大，將使得輸出電流紋波變大，輸出電壓有效值改變[2]，同時(shí)，也產(chǎn)生了不必要的損耗。

傳統(tǒng)的死區(qū)控制電路是由芯片外接電阻電容構(gòu)成微分電路，進(jìn)而產(chǎn)生死區(qū)時(shí)間，但這樣占用面積大、不易集成；而由專用芯片實(shí)現(xiàn)的死區(qū)控制電路，結(jié)構(gòu)簡(jiǎn)單、抗干擾能力強(qiáng)，但成本高、不易采購，并且不能對(duì)死區(qū)時(shí)間自動(dòng)調(diào)整。本文利用FPGA實(shí)現(xiàn)的零電壓開關(guān)(ZVS)條件下死區(qū)時(shí)間控制電路，將功率管輸出電壓信號(hào)反饋到功率管的驅(qū)動(dòng)端，進(jìn)而實(shí)現(xiàn)了對(duì)死區(qū)時(shí)間的自動(dòng)控制和調(diào)整，最大程度地減小了死區(qū)的影響[3]。

1 死區(qū)時(shí)間對(duì)輸出電壓的影響及其仿真分析

半橋式功放電路功率級(jí)拓?fù)浣Y(jié)構(gòu)如圖1所示，其中CZ是Z點(diǎn)對(duì)地的寄生電容，Dn和DP分別是 N管和 P管的體二極管。

圖1 半橋式功放電路功率級(jí)拓?fù)浣Y(jié)構(gòu)

當(dāng)驅(qū)動(dòng)功率管的PWM波未加入死區(qū)時(shí)間時(shí)，設(shè)調(diào)制波為正弦波，采用平均對(duì)稱規(guī)則采樣方法所得到的PWM波的傅里葉級(jí)數(shù)為[4]：

其中，E為 PWM波幅度，M為調(diào)制系數(shù)，ωi為調(diào)制波角頻率，ωc為載波角頻率。由上式可知PWM波中不含低次諧波，僅含 ωc、2ωc、3ωc及其附近的諧波，因此很容易濾除。

設(shè)死區(qū)時(shí)間為td，Q1從導(dǎo)通到關(guān)斷、Q2從關(guān)斷到導(dǎo)通，如沒設(shè)置死區(qū)時(shí)間，Z點(diǎn)電壓應(yīng)由+U下降到0，在死區(qū)時(shí)間內(nèi)由于自感作用，下橋臂二極管續(xù)流，Z點(diǎn)的電壓鉗位到-Ud，相當(dāng)于增加了一個(gè)寬度為td、幅度為Ud的電壓脈沖；Q1從關(guān)斷到導(dǎo)通、Q2從導(dǎo)通到關(guān)斷時(shí)，如沒設(shè)置死區(qū)時(shí)間，Z點(diǎn)電壓應(yīng)由0上升到+U，但是由于死區(qū)時(shí)間的設(shè)置，Z點(diǎn)電壓被下橋臂二極管鉗位到-Ud，這相當(dāng)于損失了一個(gè)寬度為td、幅度為U，同時(shí)增加了一個(gè)寬度為td、幅度為Ud的電壓脈沖。

從總體上看，死區(qū)時(shí)間的影響可產(chǎn)生一系列的偏差電壓。如果忽略高次諧波，這一系列的偏差電壓可以等效為矩形波的偏差電壓 uer，設(shè)其幅值為 ΔU，則有 ΔU=(U-2Ud)Nfitd。忽略PWM調(diào)制波固有的諧波含量，而只考慮死區(qū)時(shí)間對(duì)輸出電壓的影響，將偏差電壓uer用傅里葉級(jí)數(shù)展開為：

其中，U為A點(diǎn)電壓幅度，Ud為續(xù)流二極管閾值電壓，N為調(diào)制波周期內(nèi)矩形波的個(gè)數(shù)，fi為調(diào)制波頻率。

由式(1)、(2)得出輸出電壓波形的諧波畸變率[5]：

其中，A為功放的放大倍數(shù)，Un為第n次諧波電壓，U1為基波電壓。

表1所示，電源電壓為12 V、調(diào)制波頻率為500 Hz，載波頻率為50 kHz時(shí)，負(fù)載電流諧波畸變率及各次諧波電流的仿真數(shù)據(jù)。

通過分析和仿真結(jié)果，引入死區(qū)時(shí)間造成的影響如下：

(1)在輸出波形中產(chǎn)生毛刺，使輸出電壓增加了附加的直流分量、基波、2n+1(n=1，2，3…)次諧波分量。毛刺受到死區(qū)時(shí)間和負(fù)載電流的影響[6]，死區(qū)時(shí)間越長(zhǎng)，體二極管導(dǎo)通的時(shí)間就越長(zhǎng)，毛刺的寬度也就越寬，Z點(diǎn)的電壓如圖2所示。由于在本設(shè)計(jì)中濾波器截止頻率較低，L值較大，因此電感電流一直為正(稱為重載)。故實(shí)際輸出諧波電壓的含量主要取決于死區(qū)時(shí)間引起的諧波。從式(3)中可看出，引起開關(guān)功率放大器THD增加的原因是死區(qū)時(shí)間的設(shè)置和開關(guān)頻率的選取。死區(qū)時(shí)間和開關(guān)頻率越大，THD也就越大。

表1 仿真結(jié)果

(2)造成功率損耗，輸出波形中出現(xiàn)的毛刺包含一定的能量，這部分能量消耗在體二極管中，如果把這些毛刺看成方波信號(hào)，則體二極管消耗的能量[7]為：

能量是以熱量的形式散發(fā)出去的，會(huì)對(duì)芯片的散熱造成很大的問題。從式(4)可以看出，要減小這部分能量，必須要減小死區(qū)時(shí)間和采樣頻率。

2 電路設(shè)計(jì)

2.1 自適應(yīng)死區(qū)時(shí)間控制電路原理

由以上分析可知，在死區(qū)時(shí)間內(nèi)，由于功率管中的體二極管的續(xù)流作用，在Z電位上升或下降時(shí)，都會(huì)鉗位到-Ud，這樣可以檢測(cè)Z點(diǎn)和上下功率管柵極電位，以此減小或消除毛刺。即當(dāng)Q2柵極電位為低且Z點(diǎn)電位小于 0時(shí)，開通 Q1，死區(qū)時(shí)間結(jié)束，此時(shí)，毛刺消失；當(dāng)Q1柵極電位為高且Z點(diǎn)電位小于0時(shí)，開通 Q2，死區(qū)時(shí)間結(jié)束，毛刺消失。這種方法稱為ZVS控制，將ZVS與PWM結(jié)合稱為ZVS-PWM控制技術(shù)[3]。

本文采用FPGA實(shí)現(xiàn)，其優(yōu)點(diǎn)是抗干擾能力強(qiáng)、采購容易、設(shè)計(jì)靈活方便、開發(fā)過程投資小、內(nèi)部資源豐富，并可實(shí)現(xiàn)系統(tǒng)編程。

2.2 ZVS條件下死區(qū)時(shí)間控制電路的FPGA實(shí)現(xiàn)

FPGA是在CPLD基礎(chǔ)上發(fā)展起來的新型高性能可編程的邏輯器件，因技術(shù)成熟，種類繁多，內(nèi)部資源豐富已得到了廣泛應(yīng)用。本設(shè)計(jì)采用Altera公司推出的EDA編程軟件Quartus II，該軟件可采用原理圖設(shè)計(jì)、硬件描述語言、IP Core等輸入方法，支持 VHDL、Verilog HDL和AHDL等硬件描述語言，本文采用Verilog HDL語言對(duì)ZVS條件下死區(qū)時(shí)間控制電路進(jìn)行描述，所設(shè)計(jì)死區(qū)時(shí)間控制電路由信號(hào)調(diào)整、死區(qū)時(shí)間控制、過流保護(hù)、邏輯綜合處理等環(huán)節(jié)組成，其相互關(guān)系如圖3所示。

圖3 死區(qū)控制電路原理框圖

信號(hào)調(diào)整：PWM控制信號(hào)在傳輸過程中由于路徑延遲以及電磁干擾等，使信號(hào)上升、下降沿變緩，并引起振蕩，因此前端加信號(hào)調(diào)整環(huán)節(jié)以改善上升、下降沿質(zhì)量，并去除振蕩。

死區(qū)時(shí)間控制：進(jìn)行ZVS檢測(cè)，避免同一橋臂上的功率器件在開關(guān)過程中同時(shí)導(dǎo)通，并將檢測(cè)信號(hào)反饋到輸入端進(jìn)而抑制毛刺的產(chǎn)生。

過流保護(hù)：當(dāng)上下功率管出現(xiàn)過流或短路時(shí)，能夠調(diào)整輸出正確的信號(hào)。

邏輯綜合處理環(huán)節(jié)：以上各環(huán)節(jié)產(chǎn)生的控制信號(hào)以及經(jīng)過整形的控制信號(hào)同時(shí)進(jìn)入邏輯綜合環(huán)節(jié)，按特定控制規(guī)律產(chǎn)生的控制信號(hào)分兩路輸出，經(jīng)驅(qū)動(dòng)環(huán)節(jié)后分配給上、下兩個(gè)功率器件。

為了實(shí)現(xiàn)以上各環(huán)節(jié)功能，采用Verilog HDL硬件語言，利用modelsim和Classic Timing Analyzer軟件分別進(jìn)行功能仿真和靜態(tài)時(shí)序分析，利用Synplify Pro綜合生成電路。部分源代碼及分析如下所示：

3 死區(qū)控制電路仿真

本設(shè)計(jì)選用Altera公司Cyclone系列的EP1C3T100C6器件，電路功能仿真結(jié)果如圖4所示。

靜態(tài)時(shí)序分析報(bào)告中指出時(shí)鐘最大工作頻率可達(dá)100 MHz，最差路徑延遲遠(yuǎn)小于10 ns，完全能夠正確采集到最小的PWM脈沖。

死區(qū)時(shí)間在D類功率放大器中起著關(guān)鍵性的作用，對(duì)死區(qū)時(shí)間的有效控制不僅可以減小器件的損壞率，而且能夠降低功率管的損耗，提高放大器的線性度。本文基于FPGA設(shè)計(jì)的電路，可以良好地控制死區(qū)時(shí)間，保證了電路的正常運(yùn)行。

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