摘 要:自動(dòng)抄表技術(shù)的應(yīng)用已成規(guī)模，并且趨向于以電力線載波(PLC)方式為主。利用電力線進(jìn)行信號(hào)傳輸無(wú)需另外架設(shè)通信線路，可以大大節(jié)省通信網(wǎng)建設(shè)的費(fèi)用，具有現(xiàn)實(shí)的經(jīng)濟(jì)效益。但是在電力線上傳輸信號(hào)，衰減大、干擾強(qiáng)、阻抗變化復(fù)雜。因此，設(shè)計(jì)出一個(gè)功能強(qiáng)大的電力線載波擴(kuò)頻調(diào)制解調(diào)芯片，成為通信領(lǐng)域的一大挑戰(zhàn)課題。本系統(tǒng)基于Verilog HDL設(shè)計(jì)，實(shí)現(xiàn)直接序列擴(kuò)頻發(fā)射機(jī)，并對(duì)系統(tǒng)中的每個(gè)模塊和整個(gè)系統(tǒng)進(jìn)行了仿真測(cè)試。

關(guān)鍵詞:PLC;直接序列擴(kuò)頻;調(diào)制;FPGA

中圖分類號(hào):TN911 文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2010)03-114-02

Design of Power Line Carrier of Spread Spectrum Communication Modulator

ZHANG Rongjuan，LIU Damao

(College of Physics Information Engineering，F(xiàn)uzhou University，F(xiàn)uzhou，350002，China)

Abstract:Power Line Carrier(PLC) is the tendency in the automatic meter reading system.By means of PLC，extra communication channels are no need in signal transmission，cutting the cost of building communications network，with real economic benefits.However there are many difficulties in communication through power line，such as sharp signal attenuation，high noise，time-varying impedance.Designing a powerful PLC modem becomes a challenge in the communication field.An implementation of direct-sequence spread spectrum system transmitter is presented，which is designed with Verilog HDL language.

Keywords:PLC;direct sequence spread spectrum system;modulation;FPGA

直接序列擴(kuò)頻通信系統(tǒng)中，接收端與發(fā)送端必須實(shí)現(xiàn)載波同步、PN碼同步，才可以正常工作。同步系統(tǒng)是擴(kuò)頻通信的關(guān)鍵技術(shù)。通常擴(kuò)頻通信系統(tǒng)的解調(diào)電路很復(fù)雜，本系統(tǒng)為了使解調(diào)電路簡(jiǎn)單化，采取基帶信號(hào)速率與擴(kuò)頻碼元周期同步同速的特殊措施，省去了解調(diào)電路中復(fù)雜的載波恢復(fù)電路。

1 本擴(kuò)頻系統(tǒng)的調(diào)頻解調(diào)原理

調(diào)制端的輸出信號(hào)如下式:

u(t)=g(t-nTc)SPN(t-nTb)cos(ωt+φ0)

式中:g(t-nTc)為基帶信息;SPN(t-nTb)為PN碼;cos(ωt+φ0)為載波;ω為載頻;φ0為初相。

在實(shí)際電路中，基帶信號(hào)g(t)和擴(kuò)頻碼SPN(t)都是0或1的信號(hào)。因此，u(t)的輸出可以通過(guò)g(t)和SPN(t)的模2加的結(jié)果對(duì)載波進(jìn)行BPSK調(diào)制實(shí)現(xiàn)的。

解調(diào)端的輸出信號(hào)如下:

u(t)=

S′PN(t-mTb)g(t-nTc)#8226;

SPN(t-nTb)cos(ωt+φ′0)

由于解調(diào)端產(chǎn)生的PN碼S′PN(t-mTb)與接收信號(hào)中SPN(t-nTb)同步，所以，上式簡(jiǎn)化為:

u(t)=g(t-nTc)cos(ωt+φ′0)

本系統(tǒng)的載波，PN碼和基帶信號(hào)的速率來(lái)自于同一個(gè)時(shí)鐘源，而且載波頻率和PN碼頻率都是基帶信號(hào)速率的整數(shù)倍，所以系統(tǒng)在解調(diào)端獲得PN碼同步的同時(shí)，也獲得了載波的同步。

2 系統(tǒng)總體設(shè)計(jì)及參數(shù)選擇

本系統(tǒng)設(shè)計(jì)其頂層采用圖形設(shè)計(jì)方式，各模塊基于Verilog HDL設(shè)計(jì)。圖1為系統(tǒng)模塊圖。

圖1 系統(tǒng)模塊圖

基帶數(shù)據(jù)的碼速率為0.806 Kb/s，PN碼速率為25 Kb/s，基帶信號(hào)與PN碼相異或輸出信號(hào)去調(diào)制載波產(chǎn)生BPSK信號(hào)，載波的中心頻率為100 kHz。本系統(tǒng)調(diào)制電路各部分的時(shí)鐘源參數(shù)依據(jù)系統(tǒng)框圖選擇，晶振頻率是50 MHz，以上各部分的時(shí)鐘經(jīng)分頻后得到。

3 模塊設(shè)計(jì)及實(shí)現(xiàn)

3.1 分頻模塊

本系統(tǒng)發(fā)射的基帶數(shù)據(jù)速率是0.806 Kb/s，PN碼的頻率是25 kHz，正弦波的頻率是100 kHz，所以整個(gè)系統(tǒng)所需的時(shí)鐘為50 MHz，PN碼所需的時(shí)鐘是25 kHz，基帶信號(hào)所需的時(shí)鐘是0.806 Kb/s。為了更好地實(shí)現(xiàn)同步，后面兩者分別經(jīng)過(guò)16×125分頻，31×16×125分頻得到，分頻器通過(guò)編程實(shí)現(xiàn)。時(shí)序仿真如圖2所示。

圖2 分頻器時(shí)序圖

3.2 PN碼發(fā)生器模塊

采用最大長(zhǎng)度線性反饋移位寄存器(m序列)生成擴(kuò)頻碼字，其本原多項(xiàng)式如下:

f(x)=x5+x2+1

PN發(fā)生器的時(shí)序仿真如圖3。產(chǎn)生的25-1位PN碼為:

[1 1 1 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 1 0 1 1 0 0 0 ]

3.3 直接序列擴(kuò)頻模塊

直接序列擴(kuò)頻的實(shí)現(xiàn)比較簡(jiǎn)單，用PN碼與信息序列模二相加(波形相乘)，對(duì)基帶信息進(jìn)行擴(kuò)頻調(diào)制。本設(shè)計(jì)采用31位的PN碼，需要滿足如下關(guān)系Tc=31Tb(Tc為基帶信號(hào)周期;Tb為PN碼周期)。擴(kuò)頻調(diào)制的時(shí)序仿真如圖4所示。

圖3 PN碼的時(shí)序仿真圖

圖4 擴(kuò)頻調(diào)制時(shí)序仿真圖

3.4 BPSK調(diào)制模塊

本系統(tǒng)數(shù)字正弦發(fā)生器采用了直接數(shù)字頻率合成(DDS)技術(shù)。DDS由相位累加器、相位加法器、波形存儲(chǔ)器(ROM)組成。其中，ROM中存放經(jīng)過(guò)采樣、量化處理后的周期連續(xù)信號(hào)一個(gè)周期波形的幅度值[1]。在具體實(shí)現(xiàn)中ROM表采用了10位，即1 024個(gè)采樣點(diǎn)。利用DDS產(chǎn)生100 kHz的載波，對(duì)擴(kuò)頻信號(hào)進(jìn)行調(diào)制。

因此，在本設(shè)計(jì)中，BPSK的調(diào)制通過(guò)對(duì)擴(kuò)頻模塊產(chǎn)生的序列對(duì)兩路相移為180°的正弦波進(jìn)行選通來(lái)調(diào)制，在前面利用DDS產(chǎn)生了兩個(gè)正弦波的ROM表，通過(guò)擴(kuò)頻序列對(duì)兩張表的數(shù)據(jù)進(jìn)行選通，則所輸出波形能夠?qū)崿F(xiàn)BPSK調(diào)制。

在本設(shè)計(jì)中，擴(kuò)頻信號(hào)與BPSK調(diào)制信號(hào)的對(duì)應(yīng)關(guān)系為:“1”對(duì)應(yīng)180°;“0”對(duì)應(yīng)0°。所以，當(dāng)數(shù)據(jù)為1時(shí)，選擇正弦波的初始相位為180°;當(dāng)數(shù)據(jù)是0時(shí)，選擇正弦波的初始相位是0°，這是通過(guò)Verilog編程實(shí)現(xiàn)的。

4 系統(tǒng)聯(lián)合仿真

對(duì)各個(gè)子模塊設(shè)計(jì)仿真完之后，把各個(gè)模塊進(jìn)行級(jí)聯(lián)仿真調(diào)試。頂層模塊采用原理圖輸入法，該方法具有直觀清晰的特點(diǎn)。系統(tǒng)級(jí)聯(lián)圖如圖5所示。

圖5 系統(tǒng)級(jí)聯(lián)圖

系統(tǒng)級(jí)聯(lián)的時(shí)序仿真如圖6所示。

圖6 系統(tǒng)級(jí)聯(lián)的時(shí)序仿真圖

5 結(jié) 語(yǔ)

在FPGA芯片上實(shí)現(xiàn)了直接序列擴(kuò)頻發(fā)射系統(tǒng)，由于所有模塊都集成在一個(gè)芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。且由于FPGA是一個(gè)完全的硬件構(gòu)架，其中的電路全部由與非門(mén)實(shí)現(xiàn)，比用傳統(tǒng)的擴(kuò)頻系統(tǒng)處理速度更快，并且系統(tǒng)可以通過(guò)編程來(lái)修改升級(jí)，具有很大的靈活性。最后，因載波頻率和PN碼頻率都是基帶信號(hào)速率的整數(shù)倍，所以，系統(tǒng)在解調(diào)端獲得PN碼同步的同時(shí)，載波也獲得了同步，這樣就大大降低了后端解調(diào)器的復(fù)雜度，具有實(shí)用價(jià)值。

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