摘 要:為了研究MOS晶體管中過渡層對于電學(xué)特性的影響，通過采用電子-空穴復(fù)合的直流電壓電流特性方法，改變MOST過渡層不同的參數(shù)， 畫出其界面電子-空穴復(fù)合的直流電流電壓特性曲線，分析比較有無過渡層曲線的變化情況來討論MOST的電學(xué)性質(zhì)。通過分析得出過渡層對于晶體管的影響較小，在工業(yè)生產(chǎn)可以接受的誤差范圍之內(nèi)，因此在工業(yè)生產(chǎn)中不必再刻意考慮過渡層對MOS晶體管造成不利影響。

關(guān)鍵詞:金屬氧化物晶體管;直流電壓電流特性;二氧化硅層;過渡層

中圖分類號:TN321文獻(xiàn)標(biāo)識碼:A

文章編號:1004-373X(2010)06-181-04

Effects of MOST Transition Layer Based on R-DCIV

SHI Zhenjiang，CHEN Zuhui

(Xiamen University，Xiamen，Xiamen，361005，China)

Abstract:The effects of the transition layer of transistor are introduced.Weather or not the effects of the transiton layer of transistor should be considered when parameters of the transistor veried in the industry.The veries are simulated by computer program.The Recombination DC Current-Voltage (R-DCIV) IB/IBpk-VGB curves are drew on computer.Then the effects from variation at the SiO2/Si interface of the dopant impurity concenttration PIM，oxide thickness XOX and the injected minority carriers VIN are analysed through the lineshape of the R-DCIV IB/IBpk-VGB curves.A conclusion that the effects of the transition layer of transistor are so little that can be accepted in the industry.

Keywords:most;R-DCIV;SiO2 layer;transition layer

自1960年金屬氧化物MOS晶體管引入以來，二氧化硅在晶體管的電學(xué)性質(zhì)和可靠性方面扮演著非常重要的角色。理論模型上普遍認(rèn)為在襯底Si與二氧化硅層直接相連[1]，但在工藝上采用干氧化法來得到二氧化硅層，那么在襯底硅與二氧化硅層之間會有一層硅與二氧化硅共存的過渡層，這個過渡層也許只有一個原子層或者是幾個原子層，但隨著晶體管的尺寸持續(xù)縮小，集成電路的規(guī)模持續(xù)擴(kuò)大，二氧化硅層的厚度也在持續(xù)縮小。在當(dāng)今的90 nm技術(shù)[2]，二氧化硅層的厚度已經(jīng)縮小到1.2 nm，大約為5個原子層的厚度。就這個二氧化硅層的厚度來說，過渡層的厚度也就不能完全忽視，在此使用電子-空穴復(fù)合的直流電壓電流特性(R-DCIV)方法來研究這層過渡層對MOST的電學(xué)性質(zhì)的影響。

電子-空穴復(fù)合的直流電壓電流特性(R-DCIV)方法自1995年被重新激活[3]以來，已經(jīng)顯示在分析晶體管摻雜濃度、絕緣層度和界面陷阱分布的空間變化方面有著其他測量方法無可比擬的強(qiáng)大能力。通過增加MOS晶體管的三個PN結(jié)正向偏壓，其敏感度可高達(dá)106。它的分辨率可達(dá)納米量級。R-DCIV方法可以快速精確地測量到極其微小的電流信號如1 fA(1 fA=10-15 A)，這大約是每秒鐘6 000個電子。這里就是通過使用電子-空穴復(fù)合的直流電壓電流特性(R-DCIV)方法來研究過渡層對MOST的電學(xué)性質(zhì)的影響。

1 理論模型與研究方式

由圖1[6]可知(圖中S為Source，G為Gate，D為Drain，B為Basewel)，襯底摻雜濃度指P+Basewell的摻雜濃度;所說的IB是指圖1中的IBC，而IBpk是指IB的最大值;氧化層厚度是指Gate下的SiO2層的厚度，而過渡層就是這層SiO2與P+Basewell交界處的Si和SiO2共存的一層介質(zhì)，這里取過渡層的介電常數(shù)為8.0。

費(fèi)米去離子化理論是目前已知最精確模型，但由于其存在著計算時間長和沒有解析解的問題。而玻爾茲曼完全離子化近似模型具有簡單解析解和計算時間短的優(yōu)點(diǎn)。所以采用玻爾茲曼完全離子化近似模型來進(jìn)行理論計算。

晶體管的各種參數(shù)都會對R-DCIV的圖線造成影響，如:襯底摻雜濃度[7]、PN結(jié)偏壓、氧化層厚度、等。因而要分開研究各種參數(shù)對晶體管R-DCIV圖線的影響。在研究襯底摻雜濃度、PN節(jié)偏壓、氧化層厚度對晶體管R-DCIV圖線的影響時，采用的模型中認(rèn)為缺陷能級在禁帶中是連續(xù)分布的，且其能態(tài)密度呈U型分布。而在研究缺陷能級的位置對晶體管R-DCIV圖線的影響時，采用的模型中認(rèn)為缺陷能級在禁帶中是分立的，且其能態(tài)密度均勻分布。

圖1 nMOST截面圖

晶體管的各種參數(shù)都會對晶體管界面的電子空穴的復(fù)合電流產(chǎn)生影響，比如峰值大小和峰值所對應(yīng)的柵極電壓。因此采用歸一化的R-DCIV圖線IB/IBpk來研究不同器件參數(shù)的影響。

由于復(fù)合電流變化很大，在研究過渡層對晶體管的影響時，只考慮各種參數(shù)對90%的圖線形狀即IB/IBpk為0.1~1.0的變化。因為在現(xiàn)代的大規(guī)模集成電路技術(shù)里，低于10%的IB/IBpk會受到各種噪音的影響。而通過比較引入介質(zhì)過渡層前后的R-DCIV圖線形狀的百分比偏差和均方根偏差來確定介質(zhì)過渡層的介電常數(shù)和厚度。

百分比偏差=|/

(IB/IBpk)OX |×100%

標(biāo)準(zhǔn)偏差=∑Xi-X

2 數(shù)據(jù)分析

2.1 襯底摻雜濃度PIM (cm-3)的變化

2.1.1 參數(shù)設(shè)置

(1) 無過渡層。二氧化硅層厚度XOX=3.5 nm;PN節(jié)偏壓VPN=400 mV;工作溫度T=296.57 K;襯底的摻雜濃度PIM從1.0×1016~1.0×1019 cm-3 。

(2) 無過渡層。二氧化硅層厚度XOX=3.0 nm;過渡層厚度XTL=0.5 nm;PN結(jié)偏壓VPN=400 mV;工作溫度T=296.57 K;襯底的摻雜濃度PIM從1.0×1016~1.0×1019 cm-3 。

2.1.2 數(shù)據(jù)圖

數(shù)據(jù)圖如圖2~圖4所示。

圖2 襯底摻雜濃度對復(fù)合電流的影響

圖3 有、無過渡層的復(fù)合電流之間的百分比偏差

圖4 有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差

2.1.3 分析

由圖2可知:復(fù)合電流隨著摻雜濃度的增大而增大，并且主要集中在(VGB-VGBpk)的-0.3~0.3 V之間。

由圖3可知:有過渡層和無過渡層的復(fù)合電流之間的百分比偏差也是隨著摻雜濃度的增大而增大，且當(dāng)(VGB-VGBpk)在-0.3~0.3 V之間時，有過渡層和無過渡層的復(fù)合電流之間的百分比偏差總小于10%。

由圖4可知:隨著摻雜濃度的增大有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差有緩慢增大的趨勢，且隨著標(biāo)準(zhǔn)偏差計算范圍的增大，即IB/IBpk從10%，25%，50%，75%，90%積到100%，標(biāo)準(zhǔn)偏差也在增大。但總的來說標(biāo)準(zhǔn)偏差的值都小于10%。

2.2 PN節(jié)偏壓VPN(mV)的變化

2.2.1 參數(shù)設(shè)置

(1) 無過渡層。二氧化硅層厚度XOX=3.5 nm;襯底的摻雜濃度PIM =5.0×1017 cm-3;工作溫度T=296.57 K;PN結(jié)偏壓VPN從1.0~700 mV。

(2) 無過渡層。二氧化硅層厚度XOX=3.0 nm;過渡層厚度XTL=0.5 nm;襯底的摻雜濃度PIM=5.0×1017 cm-3;工作溫度T=296.57 K;PN結(jié)偏壓VPN從1.0~700 mV。

2.2.2 數(shù)據(jù)圖

數(shù)據(jù)圖如圖5~圖7所示。

圖5 PN結(jié)偏壓對復(fù)合電流的影響

圖6 有、無過渡層的復(fù)合電流之間的百分比偏差

圖7 有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差

2.2.3 分析

由圖5可知:復(fù)合電流隨著PN節(jié)偏壓的增大而增大，并且主要集中在(VGB-VGBpk)的-0.2~0.2 V之間。

由圖6可知:有過渡層和無過渡層的復(fù)合電流之間的百分比偏差也是隨著摻雜濃度的增大而增大，且當(dāng)(VGB-VGBpk)在-0.2~0.2 V之間時，有過渡層和無過渡層的復(fù)合電流之間的百分比偏差總小于10%。

由圖7可知，隨著摻雜濃度的增大有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差有緩慢增大的趨勢，且隨著標(biāo)準(zhǔn)偏差計算范圍的增大，即IB/IBpk從10%，25%，50%，75%，90%積到100%，標(biāo)準(zhǔn)偏差也在增大。但總的來說標(biāo)準(zhǔn)偏差的值都小于10%。

2.3 氧化層厚度XOX(nm)的變化

2.3.1 參數(shù)設(shè)置

(1) 無過渡層。襯底的摻雜濃度PIM =5.0×1017 cm-3;PN結(jié)偏壓VPN=400 mV;工作溫度T=296.57 K;二氧化硅層厚度XOX從1.2~15 nm變化。

(2) 無過渡層。襯底的摻雜濃度PIM =5.0×1017cm-3;PN結(jié)偏壓VPN=400 mV;工作溫度T=296.57 K;氧化層厚度從1.2~15 nm變化，其中二氧化硅層厚度XOX占總氧化層厚度的80%，過渡層厚度XTL占總氧化層厚度的20%。

2.3.2 數(shù)據(jù)圖

數(shù)據(jù)圖如圖8~圖10所示。

圖8 氧化層厚度對復(fù)合電流的影

圖9 有、無過渡層的復(fù)合電流之間的百分比偏差

圖10 有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差

2.3.3 分析

由圖8可知:復(fù)合電流隨著氧化層厚度的增大而增大，并且主要集中在(VGB-VGBpk)的-0.25~0.25 V之間。

由圖9可知:有過渡層和無過渡層的復(fù)合電流之間的百分比偏差也是隨著氧化層厚度的增大而增大，且當(dāng)(VGB-VGBpk)在-0.25~0.25 V之間時，有過渡層和無過渡層的復(fù)合電流之間的百分比偏差總小于10%。

由圖10可知:隨著氧化層厚度的增大有、無過渡層的復(fù)合電流之間的標(biāo)準(zhǔn)偏差值緩慢上升，但隨著標(biāo)準(zhǔn)偏差計算范圍的增大，即IB/IBpk從10%，25%，50%，75%，90%積到100%，標(biāo)準(zhǔn)偏差也在增大。但總的來說標(biāo)準(zhǔn)偏差的值都小于10%。

3 結(jié) 語

研究氧化層中過渡層對于晶體管電學(xué)性質(zhì)的影響對于今天晶體管的發(fā)展具有積極的意義，這里從理論上模擬可以給實(shí)踐上以參考依據(jù)。經(jīng)過以上的分析，可知對于用干氧化法生長二氧化硅層而造成的中間產(chǎn)生的過渡層，認(rèn)為在工業(yè)實(shí)踐中的影響較小，在可接受的誤差范圍之內(nèi)。工業(yè)生產(chǎn)過程中不必刻意去考慮過渡層的存在對于器件電學(xué)性質(zhì)的影響。

參考文獻(xiàn)

[1]Alan Hastings.The Art of Analog Layout[M].Second Edi-tion.Peatson Education Inc.，2006.

[2]Thompson S.A 90nm Technology Featuring 50 nm Strained Silicon Channel Transistors，7 layers of Cuinterconnects，low k ILD，and 1 um2 SRAM Cell [J].IEDM Tech.Dig.，2002:61-64.

[3]Neugroschel A，Chih-Tang Sah.Direct Current Measurements of Oxide and Interface Traps on Oxidized Silicon[J].IEEE Trans.on Electron Dev.，1995，42(9):1 657-1 662.

[4]Chih-Tang Sah.DCIV Diagnosis for Submicron MOS Transistor Design，Process，Reliability and Manufacturing[A].Invited Plenary at the 6th ICSICT[C].2001.

[5]Wang Y，Chih-Tang Sah.Lateral Profiling of Impurity Surface Concentration in Submicron Metal-oxide-silicon Transistors[J].Appl.Phys.，2001，90(7):3 539-3 550.

[6]Chen Zuhui，Bin B.Jie，Chih Tang Sah.Effects of Energy Distribution of Interface Traps on Recombination DC Cu-rrent-voltage Line Shape[J].Appl.Phys.，2006.

[7]鄧志杰.鄭安生.半導(dǎo)體材料[M].北京:化學(xué)工業(yè)出版社，2004.

[8]Donald A Neamen.半導(dǎo)體物理與器件[M].北京:電子工業(yè)出版社，2005.

[9]施敏.半導(dǎo)體器件物理與工藝[M].蘇州:蘇州大學(xué)出版社，2002.

[10]Paul R Gray，Paul J Hurst，Stephen Lewis，et al.Analysis and Design of Analog Integrated Circuits[M].4th Edition.John Wiley Sons Inc.，2001.