摘 要:介紹Cypress公司的圖像傳感器IBIS5-B-1300，分析其特性和工作原理，并對其兩種快門方式進行了比較。在此基礎(chǔ)上設(shè)計它所需要的時序控制電路。選用 Xilinx公司的 Spartan3 系列 FPGA 芯片XC3S50作為硬件設(shè)計平臺，對采用不同配置和快門的時序控制電路進行了仿真。實驗結(jié)果表明，設(shè)計的驅(qū)動電路能夠滿足成像器的工作需求。

關(guān)鍵詞:CMOS圖像傳感器;FPGA;時序控制;快門

中圖分類號:TP212文獻標(biāo)識碼:B

文章編號:1004-373X(2010)06-192-03

Design of CMOS Image Sensor IBIS5-A-1300′s Driving Timing

MENG Han1，2，LIU Xuebin1，HU Bingliang1

((1.Xi′an Institute of Optics and Precision Mechanics，Chinese Academy of Sciences，Xi′an，710119，China;

2.Graduate School，Chinese Academy of Sciences，Beijing，100039，China)

Abstract:The Cypress CMOS image sensor IBIS5-B-1300 is described，its performance and working principle are analysed.Two shutter mode (rolling shutter and snapshot shutter)are compared，the timing control circuit is designed.Choosing the Spartan3 FPGA chip XC3S50 of Xilinx as the hardware design platform，the timing of different configuration and shutter mode is simulated.Experiments show that the designed timing control circuit is suitable for the image sensor.

Keywords:CMOS image sensor;FPGA;timing control;shutter

CMOS圖像傳感器產(chǎn)生于20世紀(jì)80年代，由于當(dāng)時 CMOS工藝的制造技術(shù)不高，以至于傳感器在應(yīng)用中的雜訊較大，商品化的進程一直很慢。至今，隨著工藝的不斷提高，CMOS圖像傳感器的應(yīng)用范圍也不斷擴大，涉及到數(shù)碼產(chǎn)品、通訊、工業(yè)，醫(yī)療等各領(lǐng)域。與CCD相比，CMOS圖像傳感器具有體積小，功耗低，成本低等特點。Cypress公司的CMOS圖像傳感器IBIS5-B-1300是一款高性能、大動態(tài)范圍的圖像傳感器。圖像傳感器的正常工作需要有正確的驅(qū)動時序信號，本文就圖像傳感器IBIS5-B-1300，給出采用VHDL語言設(shè)計的驅(qū)動時序和仿真結(jié)果[1]。

1 IBIS5-B-1300圖像傳感器

1.1 芯片簡介

Cypress公司的IBIS5-B-1300將模擬圖像獲取、數(shù)字化和數(shù)字信號處理的功能集成在單一芯片中，是一款高性能的CMOS圖像傳感器。這款130萬像素(1 280×1 024)的圖像傳感器可以采用SXGA或VGA格式輸出，幀頻可達(dá)27.5 f/s(1 280×1 024)或106 f/s(640×480)。

其主要特點[2]如下:

(1) 6.7 μm的高填充因子像素單元。它可使器件的靈敏度較高，噪聲較小。

(2) 高的動態(tài)范圍(單斜率積分下為64 dB)。當(dāng)采用雙斜率積分或多斜率積分時，動態(tài)范圍可進一步提高。

(3) 片載可調(diào)整增益和偏置的輸出放大器。它能使信號的抖動限制在片載10 b ADC的輸入范圍之內(nèi)。

(4) 片載40 MHz的10 b ADC。它可直接對輸出模擬信號進行模/數(shù)轉(zhuǎn)換，該ADC在電氣上與圖像傳感器分離，如果需要，可選擇不經(jīng)模/數(shù)轉(zhuǎn)換而直接輸出模擬信號。

(5) 隨機開窗模式和亞采樣模式。隨機開窗模式可以只對感興趣的區(qū)域進行讀出;亞采樣模式可以很好地滿足圖像壓縮的需要。

(6) 片載時序與控制邏輯序列發(fā)生器、內(nèi)部寄存器。它可使得設(shè)計者用較少的信號來控制傳感器的工作。

1.2 工作原理

IBIS5-B-1300內(nèi)部有12個寄存器，提供傳感器工作所需的參數(shù)及工作方式。對寄存器寫入的數(shù)據(jù)決定了傳感器的工作狀態(tài)。寄存器的數(shù)據(jù)寫入接口有3種:并行接口、串行三線接口、串行兩線接口?？赏ㄟ^芯片的IF_MODE和SER_MODE管腳接不同的值來選擇不同的數(shù)據(jù)接口模式[2](如表1所示)。

表1 數(shù)據(jù)接口模式選擇

IF_MODESER_MODE模式

1X并行

01串行3線

00串行2線

并行接口使用16 b并行輸入來載入新的寄存器值。串行3線接口(或串轉(zhuǎn)并接口)使用串行接口將數(shù)據(jù)移入寄存器緩沖器，當(dāng)完整的數(shù)據(jù)字移入寄存器緩沖器時，數(shù)據(jù)字才被載入當(dāng)前正在編碼的寄存器。串行2線是一個單向的接口，本文暫不做分析。

IBIS5-B-1300具有兩種快門方式:卷簾快門和同步快門，用寄存器(0000)的bit0進行設(shè)定，“1”為卷簾快門，“0”為同步快門。時序如圖1，圖2所示。

在卷簾快門模式下，幀頻Frame period=(Nr.Lines×(RBT+Pixel Period*Nr.Pixels))。

在同步快門模式下，幀頻Frame period=Tint+Tread out=Tint+(Nr.Lines×(RBT+Pixel Period×Nr.Pixels))。

其中，Tint為積分(曝光)時間;Nr.Lines為每幀讀出的行數(shù);Nr.Pixels為每行讀出的像素數(shù);RBT為行空白時間(典型值為3.5 ms);Pixel Period為1/40 MHz=25 ns。

圖1 卷簾快門時序

圖2 同步快門時序

卷簾快門中有兩個y方向的移位寄存器，一個指向正在被讀出的行，另一個指向正在被復(fù)位的行，兩個指針由同一時鐘y_clock(行時鐘)驅(qū)動，它們之間的差值代表了光積分時間。在卷簾快門模式下，像素的讀出和復(fù)位同時進行，每行像素的復(fù)位和讀出是順序進行的(見圖3)。像素的積分時間可以通過寄存器INT_TIME來修改。在這種模式下，像素在不同的時刻感光，因而在采集動態(tài)圖像時會產(chǎn)生模糊。

圖3 同步快門像素讀出時序

在同步快門模式下，所有像素的光積分在同一時刻進行的。所有像素同時被復(fù)位，在經(jīng)過光積分后，像素的值被存儲在每個像素的存儲節(jié)點上，然后逐行依次讀出。像素的光積分和讀出是串行的，在像素讀出時，積分被禁止，因而可以避免卷簾快門所產(chǎn)生的動態(tài)圖像模糊的問題。此外，同步快門支持多斜率積分，可獲得比卷簾快門更高的動態(tài)范圍[3]。

綜上分析，在使用這款成像器芯片時，對快門方式要根據(jù)應(yīng)用的場合進行選擇，在對快速運動的物體進行捕獲或要求有高的動態(tài)范圍時應(yīng)選擇同步快門;而在對圖像的幀速率要求較高或要對圖像進行連續(xù)采集時應(yīng)選擇卷簾快門。

2 基于FPGA的CMOS控制時序的設(shè)計

2.1 現(xiàn)場可編程門陣列FPGA

隨著集成電路的發(fā)展，大規(guī)模可編程邏輯器件廣泛用于電路設(shè)計領(lǐng)域，它具有功耗低，可靠性高的特點，同時大大減小了電路板的尺寸。FPGA的內(nèi)部結(jié)構(gòu)決定了FPGA在時序設(shè)計方面的優(yōu)越性。該設(shè)計選用Xilinx公司的 Spartan3 系列 FPGA 芯片XC3S50作為硬件設(shè)計平臺。Spartan3基于Virtex Ⅱ FPGA架構(gòu)，采用90 nm技術(shù)，8層金屬工藝，內(nèi)嵌硬核乘法器和數(shù)字時鐘管理模塊。從結(jié)構(gòu)上看，它將邏輯、存儲器、數(shù)字運算、數(shù)字處理器、I/O以及系統(tǒng)管理資源完美地結(jié)合在一起，使之具有更高層次、更廣泛的應(yīng)用[4]。

2.2 控制時序的設(shè)計

該設(shè)計采用VHDL硬件描述語言，根據(jù)自頂向下的設(shè)計方法[5]，將時序控制部分分為三個模塊:復(fù)位模塊、寄存器配置模塊和快門模塊。由于寄存器有兩種配置方式，快門模式也有兩種，因而后兩部分都可以再細(xì)分為兩個小模塊。三個大的模塊有嚴(yán)格的先后關(guān)系，必須在前一模塊已完成后，才可開始后一模塊。圖4顯示模塊的劃分及其關(guān)系[6]。

復(fù)位模塊是用來產(chǎn)生圖像傳感器所需的SYS_RESET信號，使傳感器正常復(fù)位，內(nèi)部寄存器清零，為寄存器的配置做好準(zhǔn)備。

寄存器配置模塊是用來配置圖像傳感器內(nèi)部的12個寄存器，提供傳感器工作所需的參數(shù)和方式。其中，參數(shù)有積分時間、積分方式(單斜率或多斜率)、X序列發(fā)生器的時鐘間隔、SS序列發(fā)生器的時鐘間隔、亞采樣方式、開窗位置及大小等。

快門模塊用于產(chǎn)生傳感器工作所需的一些控制信號，針對快門方式的不同給出所需的時序控制信號。在同步快門的設(shè)計中，該設(shè)計采用單斜率積分，在此設(shè)計基礎(chǔ)上多斜率積分容易實現(xiàn)[7]。

圖4 時序控制模塊的劃分和模塊間的關(guān)系

該設(shè)計采用VHDL對各模塊時序進行編程。其中，快門模塊使用狀態(tài)機來實現(xiàn)各狀態(tài)之間的轉(zhuǎn)換[8](圖5顯示了卷簾模塊的狀態(tài)轉(zhuǎn)移圖，圖6顯示了同步快門的狀態(tài)轉(zhuǎn)移圖)。全局時鐘和ADC時鐘采用DCM即數(shù)字時鐘管理單元來實現(xiàn)[9]。

圖5 卷簾模塊的狀態(tài)轉(zhuǎn)移圖

圖6 同步快門的狀態(tài)轉(zhuǎn)移圖

3 實驗結(jié)果

3.1 仿真結(jié)果

時序控制電路設(shè)計完畢后，需要對各部分進行功能仿真、邏輯綜合以及綜合后仿真，最后對整個系統(tǒng)進行綜合、布局布線，完成時序仿真[10]。對各模塊編程并仿真通過后，將各模塊加載到主函數(shù)top中，采用并行的寄存器配置方式，對卷簾和同步兩種快門方式進行仿真，在Modelsim中的仿真結(jié)果如圖7，圖8所示。

圖7 并行輸入(卷簾快門)

圖8 并行輸入(同步快門)

3.2 成像結(jié)果

將此驅(qū)動時序應(yīng)用于相機系統(tǒng)，在全幀輸出模式(1 280×1 024)下，對鑒別率靶和靜物進行拍攝，實驗結(jié)果如圖9，圖10所示。由所拍攝結(jié)果可以看出，圖像清晰穩(wěn)定，無明顯變形，CMOS圖像傳感器滿足了成像的需求。

圖9 鑒別率靶拍攝結(jié)果

圖10 靜物拍攝結(jié)果

4 結(jié) 語

圖像傳感器驅(qū)動時序的正確與否對其能否正常工作起著決定性的作用。本文在分析CMOS圖像傳感器IBIS5-B-1300工作時序的基礎(chǔ)上，設(shè)計了兩種寄存器配置方案和兩種快門方式，并用FPGA內(nèi)嵌的數(shù)字時鐘管理單元(DCM)完成了系統(tǒng)時鐘和ACD時鐘的設(shè)計。實驗結(jié)果表明，所設(shè)計的驅(qū)動時序可以滿足該圖像傳感器的驅(qū)動要求。

參考文獻

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