摘 要:介紹一種基于DDS芯片AD9854的雷達中頻目標(biāo)模擬器，以ADSP-BF532處理器為核心，以AD9854ASQ頻率合成芯片為基本目標(biāo)信號產(chǎn)生器，產(chǎn)生一組和、差模擬中頻回波信號，可產(chǎn)生常規(guī)脈沖、相位編碼、線性調(diào)頻等多種不同調(diào)制方式的雷達中頻回波，輸出一組和、差兩路模擬中頻回波信號，可用于多種新體制跟蹤雷達的調(diào)試和訓(xùn)練。

關(guān)鍵詞:DDS;雷達中頻模擬器; AD9854; FPGA

中圖分類號:TN95 文獻標(biāo)識碼:A

文章編號:1004-373X(2010)13-0060-03

Radar Intermediate Frequency Simulator Based on DDS

LI Shu-jing

(Research Institute of ECM， Xidian University， Xi’an 710071， China)

Abstract: A radar intermediate frequency simulator based on DDS chip AD9854 is introduced. The simulator uses the ADSP-BF532 processor as the core， the AD9854ASQ frequency synthesis chip as target signal generator， and generates a group of analog intermediate frequency echo. The simulator can produce different modulation modes of radar intermediate frequency echo， suchas general pulse， phasecoding and LFM， and output a team of adder， subtract return wave. It can be applied to debugging and training of multi-kinds of new system tracking radar.

Keywords: DDS; radar intermediate simulator; AD9854; FPGA

0 引 言

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesis，DDS)是20世紀(jì)80年代初發(fā)展起來的一種新的波形產(chǎn)生方法，具有體積小、功耗低、頻率分辨率高、易于編程控制等優(yōu)點，被廣泛應(yīng)用于電子對抗、雷達、通信等領(lǐng)域?；贒DS的雷達目標(biāo)模擬器，近年來得到越來越多的研究和應(yīng)用[1-5]，為雷達研制、算法驗證、故障檢測和模擬訓(xùn)練等方面提供了很大的便利。本文介紹一種基于DDS芯片AD9854的雷達中頻目標(biāo)模擬器設(shè)計，可產(chǎn)生常規(guī)脈沖、相位編碼、線性調(diào)頻等多種不同的雷達調(diào)制方式，輸出一組和、差兩路模擬中頻回波信號，可用于多種新體制跟蹤雷達[6]的調(diào)試和訓(xùn)練，并已裝備部分雷達，取得了不錯的效果。

1 雷達中頻回波模擬器總體結(jié)構(gòu)

模擬器采用DSP+FPGA+DDS系統(tǒng)結(jié)構(gòu)[7]，以ADSP-BF532處理器為核心，以AD9854ASQ頻率合成芯片為基本目標(biāo)/雜波信號產(chǎn)生器，產(chǎn)生一組和、差模擬中頻回波信號，模擬動目標(biāo)參數(shù)，供數(shù)字信號處理分機故障檢測和再現(xiàn)模擬訓(xùn)練使用，基本組成如圖1所示。

圖1 中頻回波模擬器原理框圖

系統(tǒng)復(fù)位后，DSP利用UART串口，接收上位機送來的目標(biāo)參數(shù)，將模擬目標(biāo)的距離、方位、速度等換算成相應(yīng)的控制字，傳送給FPGA，并對DDS進行初始化。雷達信號處理機將收發(fā)控制信號TR送給FPGA，作為脈沖延時電路的時間基準(zhǔn)，脈沖延時電路根據(jù)TR模擬目標(biāo)的距離信息。天線當(dāng)前波位信息通過UART串口實時傳送給DSP，DSP將模擬目標(biāo)的方位與當(dāng)前波位進行比較，當(dāng)目標(biāo)在雷達波束內(nèi)時，打開脈沖產(chǎn)生電路，產(chǎn)生目標(biāo)回波，當(dāng)目標(biāo)不在雷達波束內(nèi)時，關(guān)閉脈沖產(chǎn)生電路，不產(chǎn)生目標(biāo)回波，模擬出目標(biāo)的方位。DSP根據(jù)目標(biāo)的速度，計算出相應(yīng)的多普勒頻率，對DDS的頻率控制字進行修改，使DDS輸出為中頻+fd，從而使得回波脈沖具有速度信息。和差模擬電路根據(jù)天線的方向圖，產(chǎn)生一組和差中頻信號，供雷達精確測向和跟蹤使用。

2 脈沖信號的產(chǎn)生

在使用DDS的雷達模擬器中，有一種常用的脈沖調(diào)制方法是在DDS輸出端增加1個模擬開關(guān)或數(shù)控衰減器[8]。工作時，DDS始終輸出信號，模擬開關(guān)打開時，DDS輸出信號送到后級電路;當(dāng)開關(guān)關(guān)閉時，DDS輸出信號被隔斷，從而產(chǎn)生所需要的脈沖。這種方法控制簡單，易于實現(xiàn)，所獲得脈沖相位連續(xù)。缺點是增加了硬件，而且開關(guān)的隔離度、響應(yīng)時間和開關(guān)速度也影響產(chǎn)生脈沖的質(zhì)量。另一個被使用過的脈沖調(diào)制方法是采用控制DDS內(nèi)部相位累加器的辦法來獲得脈沖信號[3]，即在信號產(chǎn)生起始時刻配置DDS內(nèi)部寄存器，使相位累加器工作，從而產(chǎn)生出期望頻率的信號;在信號結(jié)束時，重新配置DDS內(nèi)部寄存器，中止相位累加器的工作，使輸出保持在0相位上，而A/D輸出則變成0電平，從而產(chǎn)生出期望的脈沖信號。這種方法雖然克服了方法一的缺點，但是這種方法產(chǎn)生的脈沖相位不連續(xù)，需要進行相位連續(xù)性控制，不但增加了編程的難度，而且增加了配置DDS的時間開銷，不利于產(chǎn)生高重頻、短脈沖回波信號。本模擬器使用異于以上兩種方法的第三種方法，由于AD9854芯片內(nèi)部在I，Q兩路D/A輸出之前分別有一個數(shù)字乘法器，所以可以將此乘法器作為脈沖調(diào)制的開關(guān)使用。工作時，相位累加器始終工作，需要產(chǎn)生脈沖時，乘數(shù)不為零，當(dāng)脈沖結(jié)束時，配置乘數(shù)為零。所得脈沖具有相位連續(xù)性，且編程簡單，無需增加外圍電路[3]。

3 脈內(nèi)調(diào)制

借助ADSP-BF532芯片強大的運算處理能力以及AD9854靈活的信號生成模式，不但可以同時產(chǎn)生多個波形，還能產(chǎn)生多種形式的波形，包括脈沖調(diào)制信號、相位編碼信號、線性調(diào)頻信號和非線性調(diào)頻信號[2]。具體實現(xiàn)方法如下:

(1) 固定中頻:選擇AD9854的Single-Tone模式只需設(shè)置相應(yīng)的頻率和相位控制字，即可產(chǎn)生所需的中頻信號[9]。在距離延遲同步脈沖的啟動下，經(jīng)過脈沖調(diào)制，即可生成未經(jīng)壓縮的脈沖調(diào)制信號。

(2) 線性調(diào)頻:選擇AD9854的RampdeFSK模式，設(shè)置線性調(diào)頻的起始頻率控制字和結(jié)束頻率控制字，并根據(jù)調(diào)頻斜率設(shè)置步進頻率和步進值，在距離延遲同步脈沖的作用下，即可產(chǎn)生所需要的線性調(diào)頻信號[9]。

(3) 非線性調(diào)頻:同樣選擇AD9854的RampdeFSK模式，不同的是步進頻率和步進值需要根據(jù)非線性調(diào)頻規(guī)律來設(shè)置。在系統(tǒng)實現(xiàn)中，是將脈寬時間T內(nèi)的信號均勻分為若干段，分段調(diào)整DDS的頻率和相位參數(shù)，從而近似生成非線性調(diào)頻信號。

(4) 相位編碼:選擇AD9854的BPSK模式，同時需要DSP提供相位編碼序列表。

4 和差波束產(chǎn)生

為了簡化設(shè)計，將和波束做成矩形方向圖，差波束根據(jù)測好的和差波束比值進行幅度調(diào)制，形成一組和差波束。如圖2所示，對2路頻率合成器的輸出的同相信號S1，S2進行求和、驅(qū)動，形成和路信號輸出;根據(jù)FPGA輸出的差信號方向A1，A2和偏差角C1，C2，選擇AD9854輸出的同相Si或反相信號/Si，經(jīng)過與偏差角對應(yīng)的幅度調(diào)制形成一路差信號。4路差信號經(jīng)過合成、驅(qū)動，構(gòu)成差路信號輸出。

圖2 和、差波束產(chǎn)生電路

5 多目標(biāo)模擬

多目標(biāo)模擬分為獨立和非獨立2種多目標(biāo)模擬。由于單個DDS無法同時產(chǎn)生2個在時間上部分或全部重疊的脈沖，因此就無法同時產(chǎn)生兩個方位相同、距離上很近的目標(biāo)，目標(biāo)之間的最小徑向距離必須大于脈沖寬度，因此稱為非獨立目標(biāo)。相應(yīng)地，可以任意設(shè)置的多目標(biāo)稱為獨立目標(biāo)。1個DDS可以產(chǎn)生多個非獨立目標(biāo)，但是只能產(chǎn)生1個獨立的目標(biāo)。因此若想模擬多個獨立的目標(biāo)，必須增加相應(yīng)數(shù)量的DDS及控制電路。本方案采用兩套DDS電路，可模擬產(chǎn)生2個獨立目標(biāo)。

6 程序設(shè)計

程序設(shè)計包括DSP的程序設(shè)計和FPGA的設(shè)計兩方面，DDS的配置全部由FPGA完成。DSP主要擔(dān)任模擬器的主控，包括利用UART異步串行接口接受異步通信數(shù)據(jù)，并執(zhí)行相應(yīng)的控制命令;根據(jù)接收到的模擬對象的參數(shù)，計算出各個模擬對象所對應(yīng)的距離、方位、速度和多普勒等參數(shù)，并將這些參數(shù)配置到FPGA中;根據(jù)接收到的模擬對象的參數(shù)，計算出模擬信號受天線方向圖調(diào)制的參數(shù)，實現(xiàn)對和、差信號的相位和幅度控制。主程序流程如圖3所示，串口子程序接收上位機送來的控制命令和數(shù)據(jù)，計算FPGA所需參數(shù)和執(zhí)行控制命令操作。定時子程序?qū)崟r刷新參數(shù)值，完成運動目標(biāo)模擬。

圖3 DSP主程序流程圖

FPGA主要包括地址譯碼、時鐘產(chǎn)生、數(shù)據(jù)鎖存以及脈沖產(chǎn)生等模塊。脈沖產(chǎn)生模塊是FPGA設(shè)計的核心，負(fù)責(zé)對DDS的配置及脈沖的生成，如圖4所示。

圖4 FPGA頂層程序設(shè)計框圖

7 結(jié) 語

基于DDS的雷達中頻模擬器，使用新穎的和差波束生成方式、獨特的FPGA設(shè)計，給模擬器的控制和擴

展提供了便利。若增加獨立目標(biāo)的數(shù)量和用于有俯仰角測角能力的雷達，都可以很方便地升級。

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