陳鋒

（中國兵器工業(yè)集團 第 214研究所 江 蘇 蘇 州 2 15163）

隨著通信技術的發(fā)展，在復雜的電磁環(huán)境下正確傳輸數(shù)據受到人們的關注，因此性能優(yōu)異的光纖通訊越來越受到青睞，而誤碼率要滿足設計需求，關鍵在于串行傳輸數(shù)據所選用的編碼方法。

8B/10B編解碼技術是主流傳輸標準的編解碼技術之一，廣泛應用于高速串行標準中，例如光纖通道1、PCI-Express、串行ATA、1394b等。8B/10B編解碼技術設定傳輸數(shù)據流擁有連續(xù)“1”或連續(xù)“0”不能超過5個，保證傳輸?shù)闹绷鞒煞纸咏?，基線漂移減至最小，避免因接收端時鐘漂移或同步丟失而引起數(shù)據丟失。8B/10B編碼方法具有DC補償功能，能夠保證鏈路中不隨著時間推移而出現(xiàn)DC偏移。這使得信號的轉換不會因電壓位階的關系造成信號錯誤。8B/10B編碼采用冗余方式，將8位的數(shù)據和一些特殊字符按照特定的規(guī)則編碼成10位的數(shù)據，根據這些規(guī)則，能檢測出傳輸過程中發(fā)生錯誤的信息。通過以上各種措施，8B/10B編碼方式能夠確保數(shù)據在高速傳輸過程中正確傳送和識別。

因此這里提出一種利用FPGA實現(xiàn)8B/10B編解碼系統(tǒng)設計方案。

1 系統(tǒng)設計總體設計

1.1 系統(tǒng)設計結構

該系統(tǒng)是基于FPGA設計的8B/10B編解碼器，首先系統(tǒng)接收外部發(fā)送的8B并行數(shù)據，在8B/10B編碼模塊中完成編碼后，再通過10B數(shù)據并串轉換模塊生成利于傳輸?shù)?0B串行信號。這樣8B/10B編碼模塊和10B并串轉換模塊構成8B/10B編碼器。編碼端發(fā)送的10B串行信號經過傳輸線路傳輸后被10B數(shù)據串并行轉換模塊所接收，轉換完成的10B并行數(shù)據再通過10B/8B解碼模塊解碼完成后即是還原后的原始數(shù)據。這樣10B串行數(shù)據到10B并行數(shù)據轉換模塊和10B/8B解碼模塊就構成了10B/8B解碼器[1]。圖1為系統(tǒng)設計框圖。

圖1 系統(tǒng)設計框圖

1.2 設計方案

8B/10B編解碼器通常有兩種設計方法：一種是用查找表直接將8位信號映射成10位信號，該方法是采用存儲器存儲所有可能出現(xiàn)的碼組，再將輸入碼組轉換為存儲地址，找出對應的編解碼。這種方法邏輯簡單，開發(fā)時間很短；另一種是通過邏輯運算直接實現(xiàn)編解碼功能，其優(yōu)點是明顯減小內部使用面積，但邏輯關系復雜。從系統(tǒng)優(yōu)化考慮把1節(jié)8 bit字節(jié)拆分成3 bit和5 bit，然后在極性偏差RD（running disparity）控制器的控制下以并列方式編解碼。這種方法的組合邏輯實現(xiàn)可以簡化碼表，減小電路板的面積，有效提高編碼工作速度，同時由于電路板的面積減小，功耗顯著降低。這里采用第1種方法，同時結合第2種方法的設計思路[2]。

2 系統(tǒng)軟件程序設計

2.1 8B/10B編碼模塊

8B/10B編碼模塊是整個系統(tǒng)主體部分之一，該模塊在邏輯上又分成3B/4B編碼模塊、5B/6B編碼模塊、RD控制模塊等3部分，如圖2所示。

圖2 編碼模塊邏輯框圖

編碼器首先將接收到的8B數(shù)據分成3 bit和5 bit兩部分，然后分別編碼成4 bit和6 bit，編碼完成的4 bit和6 bit再按順序組合成10B碼。整個系統(tǒng)首先將3 bit編碼成4 bit，RD控制器讀出4 bit數(shù)據的RD值，然后反饋控制5B/6B編碼模塊選擇合適的編碼。最終RD控制器判斷10B數(shù)據的RD值，若滿足要求則輸出，否則將報錯。系統(tǒng)采用的編碼列表主要包括以下4種編碼：

1）“1”和“0”相鄰的完美平衡代碼例如，通過查找3B到4B（簡稱3B/4B表）與5B到6B編碼表（簡稱5B/6B表）[3]可知，如編碼 “1001”與編碼 “010101”，該類編碼的RD值為0而且與其他任何形式的代碼組合都不會出現(xiàn)RD值超過±2或者連續(xù)的“0”“1”超過3個的情況，所以該類代碼采用一對一的關系。

2）“1”和“0”有間隔的完美平衡代碼例如，3B/4B表的編碼-3“1100”和“0011”與5B/6B表編碼-7“111000”和“000111”，該類編碼的RD值為0，與其他代碼組合不會出現(xiàn)RD值超過±2的情況，但是會出現(xiàn)過多的連續(xù)“0”“1”的情況。所以該類代碼采用一對二的關系。例如5B/6B表的編碼-7，如果采用“111000”和4B碼末位為“1”的代碼組合就會出現(xiàn)連續(xù)的“1”超過3的情況，此時就應該采用“000111”來避免該情況的發(fā)生。

3）“1”和“0”有間隔的不平衡代碼例如3B/4B表的編碼4-“0100”和“1011”、“0010”和“1101”，5B到6B編碼表的編碼4-“110101”和“001010”，該類編碼的RD值是+2或者-2，與其他代碼組合有可能出現(xiàn)RD值為±4的情況，所以該類代碼也采用一對二的關系。例如5B/6B表的編碼4，如果與RD值為+2的4B代碼組合時就采用RD值為-2的“001010”代碼，反之與RD值為-2的4B代碼組合時就采用RD值為+2的“110101”代碼。如果與RD值為0的代碼組合時就隨意采用一個代碼即可。

4）3個連續(xù)“1”或“0”的不平衡代碼例如3B/4B表的編碼7-“0001”“1110”“1000”“0111”，該類代碼與其他代碼組合時的RD值問題同于第三類代碼的處理方法，為了防止更多連續(xù)“1”或“0”出現(xiàn)，提供了4種代碼選擇，結合具體情況特殊考慮。

通過上述對編碼代碼列表的討論，不難看出在實際的程序設計中需要避免如下3種情況出現(xiàn)：RD值為+2的4B代碼和RD值為+2的6B代碼組合；RD值為-2的4B代碼和RD值為-2的6B代碼組合；連續(xù)4個或4個以上的“0”“1”的代碼。前兩種情況可通過代碼分組4B和6B代碼，輪流選擇6B和4B代碼的方法，該方法可以通過狀態(tài)機實現(xiàn)。程序流程如圖3所示。

圖3 8B/10B編碼模塊流程

2.2 10B并串轉換模塊

該模塊主要完成10B并行數(shù)據到10B串行數(shù)據的轉換功能，10B串行數(shù)據的數(shù)據格式為：1 bit低電平起始位、10 bit數(shù)據位、1 bit高電平停止位、2 bit高電平數(shù)據空碼。生成一個完整的10B串行數(shù)據包含4個狀態(tài)，生成起始位、轉換10 bit數(shù)據位、生成停止位、生成數(shù)據空碼。

2.3 10B串并行轉換模塊

該模塊主要完成10B串行信號到10B并行信號的轉換，10B信號的串并轉換模塊主要是要從14 bit的串行信號中挑出10 bit的有效數(shù)據位，過程中首先要判斷起始位（而不是任意一個低電平），然后采集10 bit的有效數(shù)據位，完成后等待下一個起始位。程序同樣是通過狀態(tài)機來實現(xiàn)整個過程的流通。

2.4 10B/8B解碼模塊

解碼模塊根據系統(tǒng)要求可分為6B/5B解碼模塊、4B/3B解碼模塊和誤碼檢測模塊。解碼模塊相對編碼模塊而言邏輯過程要簡單的多，該模塊首先將10 bit信號分割成4 bit和6 bit兩部分（高低位必須和編碼端對應），然后4 bit和6 bit數(shù)據根據編碼列表分別解碼成3 bit和5 bit，在解碼過程中判斷是否有誤碼產生有則報錯，無則并行輸出[4]。圖4給出了10B/8B解碼模塊的邏輯框圖和程序設計流程如圖4所示。

圖410B/8B解碼模塊邏輯框圖和程序流程

3 系統(tǒng)仿真結果分析

待完成整套的8B/10B編解碼器模塊連接后，對整體程序進行仿真驗證，其結果如圖5所示，其中clk1為編碼和解碼模塊的時鐘引腳，clk2為10B串并轉換和10B并串轉換模塊的時鐘引腳，rst為整個系統(tǒng)的異步復位引腳，datin[7..0]為待傳輸?shù)? bit并行數(shù)據，datout[7..0]為傳輸完成的8 bit并行數(shù)據，error為解碼端誤碼檢測報警引腳，wrong為編碼端出錯報警引腳。還有3個引腳是系統(tǒng)不必要的但是為方便調試而引出的，out1[9..0]為10B串并轉換完成的10B并行信號，out3為10B并串轉換完成的10B串行信號，out2[9..0]為8B/10B編碼完成的10B并行信號[5]。

圖5 整個系統(tǒng)波形仿真圖

由圖5可看出：輸入數(shù)據datin為“10101110”，經過8B/10B編碼完成的數(shù)據out2為“0111001010”，8B/10B編碼模塊出錯報警引腳為“0”，10B并串轉換輸出的串行數(shù)據out3為“00111001010111”，10B串并轉換輸出的并行數(shù)據out1為“0111001010”，10B/8B解碼完成的輸出數(shù)據 datout為“10101110”，結合整個系統(tǒng)的工作過程和編碼列表不難看出系統(tǒng)正確的完成了編碼和解碼的功能，能滿足設計任務的需要。

4 結束語

本文提出一種利用FPGA實現(xiàn)8B/10B編碼和10B/8B解碼設計的方法，介紹了8B/10B編解碼技術，實現(xiàn)了8B/10B的正常編解碼和接口串并、并串轉換的設計，在FPGA的控制下能實現(xiàn)數(shù)據的傳輸，滿足了實際設備中所提出的要求。

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