王 偉，傅其祥

（國(guó)防科技大學(xué) 電子科學(xué)與工程學(xué)院，湖南 長(zhǎng)沙410073）

在雷達(dá)對(duì)抗系統(tǒng)中，需要對(duì)于雷達(dá)信號(hào)進(jìn)行實(shí)時(shí)測(cè)頻，并可以對(duì)感興趣的信號(hào)進(jìn)行儲(chǔ)頻，為假目標(biāo)欺騙干擾或壓制干擾提供測(cè)頻結(jié)果和儲(chǔ)頻數(shù)據(jù)。而數(shù)字測(cè)頻是當(dāng)今發(fā)展最快的測(cè)頻技術(shù)之一。數(shù)字測(cè)頻、儲(chǔ)頻的關(guān)鍵技術(shù)之一即是超高速、高精度、不間斷的信號(hào)采集技術(shù)。采樣速率和精度的不斷提高，使得數(shù)據(jù)傳輸和存儲(chǔ)越來越成為數(shù)據(jù)采集系統(tǒng)的技術(shù)瓶頸[1-2]。目前大部分高性能數(shù)據(jù)采集卡都是基于PCI、CPCI、VME等總線，最高持續(xù)傳輸速率難以超過400 MB/s，因此大多數(shù)采集卡采用采集和存儲(chǔ)分時(shí)工作的模式，即在板內(nèi)設(shè)有一定容量的存儲(chǔ)器，當(dāng)存儲(chǔ)器存儲(chǔ)數(shù)據(jù)到一定量時(shí)，停止采集而開始上傳數(shù)據(jù)，上傳完畢后再重新啟動(dòng)采集，不斷循環(huán)[3-4]，文獻(xiàn)[5]也提出采集傳輸?shù)牧魉ぷ髂Ｊ?，提高采集的效率。這些工作方式雖然也能滿足大部分?jǐn)?shù)據(jù)采集的要求，但是在信號(hào)非常密集的環(huán)境中，交替工作模式將導(dǎo)致偵察截獲概率降低，帶來干擾的效能下降。基于上述原因，本文論述了一種基于PCIe總線的數(shù)據(jù)采集卡，該采集卡不但可以達(dá)到800 MHz/s采樣率、14 bit采樣精度，還具有不間斷采集、實(shí)時(shí)上傳的能力（在測(cè)頻只取其中8位分辨力，儲(chǔ)頻時(shí)取14位分辨力，根據(jù)系統(tǒng)的總數(shù)據(jù)量可編程）。該采集卡可以與高速信號(hào)處理器配合使用，構(gòu)成信道化的數(shù)字測(cè)頻、儲(chǔ)頻系統(tǒng)，雙信道系統(tǒng)的組成示意圖見圖1。

圖1雙信道數(shù)字測(cè)頻儲(chǔ)頻系統(tǒng)示意圖

1 系統(tǒng)總體設(shè)計(jì)

本采集卡的設(shè)計(jì)主要包括超高速A/D轉(zhuǎn)換器模塊、時(shí)鐘產(chǎn)生模塊、大容量存儲(chǔ)器模塊和基于FPGA的控制模塊。如圖2所示，待采集的模擬信號(hào)經(jīng)過信號(hào)調(diào)理放大到合適的電平范圍，送入到兩片工作于交叉采樣模式的A/D轉(zhuǎn)換器，轉(zhuǎn)化后數(shù)字信號(hào)直接送至FPGA控制器，在FPGA內(nèi)部實(shí)現(xiàn)信號(hào)電平轉(zhuǎn)換數(shù)據(jù)緩沖后，首先存儲(chǔ)于A路動(dòng)態(tài)存儲(chǔ)器中，當(dāng)A路存儲(chǔ)器存滿后，數(shù)據(jù)立即轉(zhuǎn)存于B路存儲(chǔ)器，同時(shí)啟動(dòng)數(shù)據(jù)上傳操作，將A路存儲(chǔ)器的數(shù)據(jù)通過DMA方式上傳至主機(jī)存儲(chǔ)或傳輸?shù)叫盘?hào)處理板中；當(dāng)B路存儲(chǔ)器存滿后，數(shù)據(jù)存儲(chǔ)立即切換至A路存儲(chǔ)器，同時(shí)也啟動(dòng)B路存儲(chǔ)器的上傳操作，如此反復(fù)循環(huán)。由于PCIe接口傳輸速率大于信號(hào)采集速率，因此可以保證數(shù)據(jù)的不丟失。

圖2系統(tǒng)總體設(shè)計(jì)原理圖

2 雙路高速高精度A/D轉(zhuǎn)換器設(shè)計(jì)

高速A/D轉(zhuǎn)換器模塊是采集卡工作的最前端，它的設(shè)計(jì)優(yōu)劣將決定著采集卡的性能指標(biāo)。其中信號(hào)調(diào)理部分的功能就是在保證待測(cè)信號(hào)不失真的前提下，對(duì)輸入的信號(hào)進(jìn)行低噪聲放大、濾波等處理。由于待采集的信號(hào)為高頻信號(hào)，需要進(jìn)行阻抗匹配和前置放大，可以選用低失真的有源放大器或射頻變壓器。有源放大器的優(yōu)點(diǎn)是輸入動(dòng)態(tài)范圍大，在一定帶寬內(nèi)增益可調(diào)，缺點(diǎn)是有源設(shè)計(jì)會(huì)引入一定噪聲；射頻變壓器的優(yōu)點(diǎn)是無源設(shè)計(jì)、帶寬相對(duì)高，缺點(diǎn)是增益固定不可調(diào)，輸入信號(hào)的幅度受到限制，并且給系統(tǒng)帶來插入損耗。綜合考慮系統(tǒng)設(shè)計(jì)指標(biāo)要求，本系統(tǒng)選用TI公司的THS4509放大器作為信號(hào)調(diào)理器件，該運(yùn)放具有非常好的寬帶特性，增益設(shè)置為10 dB時(shí)，－3 dB帶寬達(dá)1 900 MHz，單電源供電以及輸出共模電壓可調(diào)的特性使得THS4509非常適合于高性能的信號(hào)采集系統(tǒng)中；考慮到目前市場(chǎng)上難以得到單片A/D轉(zhuǎn)換器可以達(dá)到800 MHz/s采樣率和14 bit分辨率的設(shè)計(jì)指標(biāo)，因此采用了兩片ADS5474作為本采集卡的A/D轉(zhuǎn)換器，該A/D轉(zhuǎn)換器的最高采樣率為400 MHz/s，14 bit的分辨率，－3 dB帶寬達(dá)1 400 MHz，LVDS電平的信號(hào)輸出可以直接連接至FPGA處理器，方便了系統(tǒng)設(shè)計(jì)，兩片ADS5474工作于交叉采樣模式，達(dá)到了等效于800 MHz/s的采樣效果。

信號(hào)采集是連續(xù)的，而數(shù)據(jù)的上傳是由主機(jī)軟件通過DMA方式間斷獲取，因此需要設(shè)計(jì)大容量的存儲(chǔ)器以緩存數(shù)據(jù)，同時(shí)為了達(dá)到不間斷采集目的，設(shè)計(jì)了兩塊存儲(chǔ)區(qū)采用乒乓緩存的工作方式，即一塊存儲(chǔ)區(qū)用于緩存A/D轉(zhuǎn)換器高速數(shù)據(jù)時(shí)，另一塊存儲(chǔ)區(qū)用于將先前已存儲(chǔ)的數(shù)據(jù)上傳。大容量?jī)?nèi)存采用Micron公司的內(nèi)存模塊MT4HTF3264HY-53E，該內(nèi)存模塊容量256 MB，數(shù)據(jù)總線寬度64 bit，采用SODIMM封裝形式，數(shù)據(jù)訪問帶寬最高可達(dá)4.3 GB/s，遠(yuǎn)超出本系統(tǒng)的需求。

當(dāng)采集卡工作于最高采樣率800 MHz/s、14 bit分辨率時(shí)，轉(zhuǎn)換的數(shù)據(jù)率將會(huì)達(dá)到1.6 GB/s，給后續(xù)的數(shù)據(jù)傳輸帶來非常大的壓力。常用的總線如PCI，PXI等已經(jīng)滿足不了如此高的速率要求，本系統(tǒng)采用了8通道的PCIe總線來實(shí)現(xiàn)高速數(shù)據(jù)傳輸，每通道運(yùn)行速率2.5 Gb/s，采用8b/10b編解碼方式工作，可以得到總數(shù)據(jù)帶寬約2 GB/s，達(dá)到實(shí)時(shí)傳輸數(shù)據(jù)的要求。

3 基于IPCORE的PCIe控制接口設(shè)計(jì)

PCIe接口控制電路是本采集卡的關(guān)鍵模塊，通過PCIe控制核完成主機(jī)與采集卡的數(shù)據(jù)交互。PCIe擁有多種組件類型，每一類型均采用了復(fù)雜的系統(tǒng)級(jí)折衷方案，以滿足嚴(yán)格的設(shè)計(jì)目標(biāo)。為了能加快產(chǎn)品研發(fā)進(jìn)度，本設(shè)計(jì)采用Xilinx公司的Logicore IP for PCI Express來設(shè)計(jì)PCIe高性能互連設(shè)計(jì)接口[6]，該IP核占用FPGA資源少、功耗低，包含有物理層、數(shù)據(jù)鏈路層、傳輸協(xié)議層和配置空間。如圖3所示，層與層之間有明確的分工，相比PCI總線不分層的協(xié)議描述更加抽象，傳輸協(xié)議層與數(shù)據(jù)鏈路層負(fù)責(zé)將采集到的數(shù)據(jù)按批次組包，包在層與層之間傳遞時(shí)會(huì)附加對(duì)應(yīng)的校驗(yàn)和幀信息。PCIe標(biāo)準(zhǔn)使用應(yīng)答重傳機(jī)制，在數(shù)據(jù)鏈路層包括相應(yīng)的應(yīng)答延遲和重傳延遲定時(shí)器，這兩個(gè)定時(shí)器收到串行解串模塊與傳輸介質(zhì)延遲的影響比較大，太小的重傳延遲往往會(huì)造成不必要的重傳，從而顯著降低性能，因此在不同的采集環(huán)境下需要進(jìn)行針對(duì)性的調(diào)整。設(shè)計(jì)中這兩個(gè)定時(shí)器的值可以通過軟件界面進(jìn)行配置修改，通過驅(qū)動(dòng)軟件來動(dòng)態(tài)修正兩個(gè)定時(shí)器以達(dá)到采集傳輸性能的最優(yōu)化。

圖3基于FPGA的PCIe控制核設(shè)計(jì)原理圖

4 基于FPGA的時(shí)序控制設(shè)計(jì)

采集的時(shí)序控制也是基于FPGA完成的，采用了Xilinx公司65 nm工藝的XC5VLX30T，內(nèi)部資源非常豐富，總線速度最高可達(dá)550 MHz，系統(tǒng)的時(shí)序控制主要包括DDR2控制器模塊和系統(tǒng)采集狀態(tài)時(shí)序控制模塊。

4.1 基于FPGA的DDR2控制器設(shè)計(jì)

設(shè)計(jì)DDR2控制器完成對(duì)兩塊SODIMM存儲(chǔ)器的訪問：DDR2控制器是通過行地址選擇 （RAS#）、列地址選擇（CAS#）、寫使能（WE#）、時(shí)鐘使能（CKE）和芯片選擇（CS#）一組控制信號(hào)線組合成控制命令，來完成對(duì)DDR2 SDRAM的操作，如加載模式寄存器、自動(dòng)刷新、預(yù)充電、選擇組激活行、寫命令、讀命令和空操作。DDR2控制器由物理層、主控制器和用戶控制接口組成，如圖4所示。物理層由存儲(chǔ)器初始化邏輯和地址/命令/數(shù)據(jù)的I/O邏輯組成；主控制器層包括DDR2 SDRAM控制器狀態(tài)機(jī)和用于地址/命令/數(shù)據(jù)的FIFO邏輯。其中，物理層是外部DDR2存儲(chǔ)器總線的直接接口，提供存儲(chǔ)器工作所需要的時(shí)鐘信號(hào)、地址/命令信號(hào)和數(shù)據(jù)讀寫總線，系統(tǒng)上電和復(fù)位時(shí)執(zhí)行初始化和讀時(shí)序校準(zhǔn)操作；用戶控制接口為外部應(yīng)用接口提供3個(gè)FIFO來發(fā)送命令和數(shù)據(jù)到存儲(chǔ)器和從存儲(chǔ)器中讀取數(shù)據(jù)；主控制器在物理層執(zhí)行完初始化和讀時(shí)序校準(zhǔn)操作后接管地址/命令總線控制權(quán)，根據(jù)用戶控制接口塊的命令產(chǎn)生存儲(chǔ)器控制命令（如讀、寫、預(yù)充電等）。

圖4 基于FPGA的DDR2控制器的設(shè)計(jì)

4.2 系統(tǒng)采集時(shí)序控制

系統(tǒng)控制模塊完成采集數(shù)據(jù)上傳、主機(jī)命令的下發(fā)和執(zhí)行：系統(tǒng)控制采用有限狀態(tài)機(jī)的控制方式，如圖5所示。當(dāng)系統(tǒng)上電后控制器默認(rèn)進(jìn)入初始化狀態(tài)，完成默認(rèn)參數(shù)的配置，包括采樣頻率、采樣深度、觸發(fā)方式、時(shí)鐘源的選擇、模擬輸入的量程和耦合方式等，初始化執(zhí)行完畢后進(jìn)入空閑狀態(tài)，等待接收主機(jī)命令和執(zhí)行操作；當(dāng)接收到啟動(dòng)采集的命令后，控制器首先將AD輸入的數(shù)據(jù)總線掛接在內(nèi)存A數(shù)據(jù)總線上，并啟動(dòng)內(nèi)存A的DDR2控制器執(zhí)行寫操作；當(dāng)內(nèi)存A存儲(chǔ)到軟件設(shè)定的深度或存滿時(shí)，切換AD輸入的數(shù)據(jù)總線掛接在內(nèi)存B數(shù)據(jù)總線上，啟動(dòng)內(nèi)存B的DDR2控制器執(zhí)行寫入操作，同時(shí)通過DMA中斷通知主機(jī)，等待主機(jī)上傳內(nèi)存A中的數(shù)據(jù)；如此反復(fù)循環(huán)工作，直到收到主機(jī)停止采集的命令再返回到空閑狀態(tài)。

圖5 系統(tǒng)控制器的狀態(tài)轉(zhuǎn)移圖

5 結(jié)束語(yǔ)

本文介紹了基于PCIe高速串行總線和FPGA控制器的超高速信號(hào)采集卡的設(shè)計(jì)技術(shù)，實(shí)現(xiàn)了不間斷采樣和連續(xù)傳輸?shù)汝P(guān)鍵技術(shù)。采集到的信號(hào)頻譜見圖6。該采集卡已應(yīng)用于某雷達(dá)偵察和干擾系統(tǒng)，取得了良好的效果，具有重要的實(shí)用價(jià)值。

圖6 采集到的信號(hào)頻譜

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