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        EEPROM單元抗輻射版圖設(shè)計(jì)技術(shù)

        2010-02-26 09:40:14田海燕周昕杰
        電子與封裝 2010年5期
        關(guān)鍵詞:設(shè)計(jì)

        趙 力,田海燕,周昕杰

        (中國電子科技集團(tuán)公司第五十八研究所,江蘇 無錫 214035)

        1 引言

        EEPROM作為非揮發(fā)的存儲設(shè)備,大量用于航空航天及軍事領(lǐng)域。但由于太空及軍事應(yīng)用環(huán)境的復(fù)雜性,存儲單元常常會受到輻射的影響而使關(guān)鍵數(shù)據(jù)丟失或器件失效。如何滿足太空及軍事領(lǐng)域的需要,提高EEPROM的抗輻射性能,是多年來研究熱點(diǎn)之一[1~2]。文章在現(xiàn)有的工藝基礎(chǔ)之上,研究了如何通過版圖解決EEPROM存儲單元受輻射的影響,改進(jìn)了原有單元的版圖,增強(qiáng)了單元抗輻射的性能,并將其成果應(yīng)用到實(shí)際工作中。

        2 輻射效應(yīng)分析

        經(jīng)國內(nèi)外研究,EEPROM器件的14MeV中子和31.9MeV質(zhì)子的輻射效應(yīng)不是單粒子效應(yīng),而是一種總劑量效應(yīng)[3]。所以對于EEPROM單元受輻射影響,主要考慮總劑量效應(yīng)??倓┝啃?yīng)對EEPROM單元的影響主要表現(xiàn)為:

        (1)對浮柵或ONO存儲介質(zhì)層的影響,造成存儲電荷的浮柵或ONO介質(zhì)層漏電,使得所存的數(shù)據(jù)丟失;

        (2)在場氧化層側(cè)壁形成正電荷堆積,使一個單元內(nèi)的源/漏端之間漏電,使器件失效;

        (3)在場氧化層下形成正電荷堆積,使相鄰單元管之間的隔離失效,形成靜態(tài)漏電流通道,使器件失效。

        由于EEPROM工藝的限制,影響(1)只能通過改變器件結(jié)構(gòu)和存儲機(jī)制來克服[4]。而影響(2)和(3),可通過改進(jìn)版圖的方式來修改。

        首先分析影響(2)的漏電機(jī)制。采用自對準(zhǔn)工藝制作的晶體管,多晶硅柵淀積在薄氧化層上,源/漏由沒有被多晶硅覆蓋的有源區(qū)注入形成,這種工藝制造出的電路密集度高,但使多晶硅柵在場氧和柵氧過渡區(qū)產(chǎn)生了一個寄生晶體管,這個寄生晶體管對總劑量效應(yīng)十分敏感。因?yàn)閳鲅鹾蜄叛趸瘜釉谳椛錀l件下,會電離電子-空穴對;由于陷阱的俘獲作用,在Si/SiO2系統(tǒng)的SiO2一側(cè)堆積正電荷,形成界面態(tài),嚴(yán)重影響到晶體管的I-V特性,隨著輻射劑量的增加,邊緣寄生晶體管漏電流也迅速上升,當(dāng)漏電流增加到接近本征晶體管的開態(tài)電流時(shí),晶體管會永久開啟,導(dǎo)致器件失效。圖1為該機(jī)制漏電示意圖。

        接下來分析影響(3)的漏電機(jī)制。場氧化層本來是為相鄰晶體管絕緣隔離的,但由于總劑量效應(yīng),在場氧中會電離電子-空穴對;由于陷阱的俘獲作用,在Si/SiO2系統(tǒng)的SiO2一側(cè)堆積正電荷,形成界面態(tài),有可能形成場氧下反型的漏電結(jié)構(gòu),如圖2所示。場氧漏電溝道能延伸到鄰近晶體管的源/漏區(qū),這將增大VDD到VSS的靜態(tài)漏電流。

        圖2 場氧下漏電

        3 EEPROM抗輻射版圖設(shè)計(jì)

        EEPROM單元制成工藝包括了FLOTOX和SONOS兩種。

        FLOTOX是利用兩層多晶,其中一層多晶作為浮柵,存儲電荷。柵和漏之間有一層隧道氧化層(Tunnel Oxide),浮柵上的電荷通過隧道氧化層實(shí)現(xiàn)“寫入(Write)”和“擦除(Erase)”的功能。

        控制柵接高壓、漏極接地時(shí),電場方向由浮柵指向N+埋層,電子由N+埋層通過隧道氧化層到浮柵;漏端接高壓,而柵接地時(shí),電場漏極指向浮柵,浮柵上的電子通過隧道氧化層到達(dá)漏區(qū)。浮柵在充電和放電兩種狀態(tài)時(shí),EEPROM存儲管的閾值電壓是不同的,因此可以代表存入兩種不同的狀態(tài),浮柵由于帶上不同的電荷狀態(tài),可以用來表示邏輯“1”和“0”。FLOTOX EEPROM單元剖面圖如圖3所示。

        在設(shè)計(jì)FLOTOX EEPROM單元版圖時(shí),采取管內(nèi)隔離和管間隔離的方法,解決存儲管漏電問題。但其版圖設(shè)計(jì)難度在于,在兼顧抗輻射性能的同時(shí),還要考慮到單元內(nèi)電壓耦合比問題。電壓耦合比直接決定其性能和可靠性。存儲管等效電路如圖4所示,圖中Cpp為兩層多晶之間的電容,是兩個柵平板電容與側(cè)壁電容的總和,Cd為浮柵和漏區(qū)之間的電容,D為隧道效應(yīng)二極管,Ct為隧穿柵氧化層電容,Cs為浮柵和源區(qū)間的電容,Cb為浮柵和襯底的電容。

        當(dāng)擦除時(shí),控制柵加高壓VCG,漏區(qū)、源區(qū)、襯底都接地。有如下關(guān)系[5]:

        Vtue為隧道氧化層中的電壓。

        其中令Ke為擦耦合系數(shù):

        當(dāng)寫入時(shí),控制柵接地,漏接VD,而源端懸浮。有如下關(guān)系:

        其中令Kw為寫耦合系數(shù):

        圖4 FLOTOX存儲管等效結(jié)構(gòu)

        綜上所述,在設(shè)計(jì)FLOTOX 版圖時(shí),在滿足抗輻射要求的同時(shí),應(yīng)注意選取器件浮柵和控制柵的面積,滿足器件電壓耦合比的要求,使器件性能得到優(yōu)化。

        SONOS結(jié)構(gòu)的EEPROM如圖5所示。利用F-N 隧穿效應(yīng)或者熱電子發(fā)射機(jī)制,將電荷存在絕緣的ONO介質(zhì)層。通過存儲和抽取電子,改變器件的閾值電壓[6]。在設(shè)計(jì)時(shí),由于只使用到單層的多晶,不需要考慮電壓耦合比,只需要考慮器件抗輻射性能即可。

        圖5 SONOS單元剖面圖

        圖6為幾種EEPROM抗輻射版圖。采用了管內(nèi)隔離和管間隔離的方法,使得管內(nèi)源/漏端和相鄰兩管源/漏端之間沒有場氧介入,或是將場氧隔開,不讓場區(qū)下形成漏電通道。表1給出了單元版圖的相關(guān)參數(shù)。

        圖6 EEPROM抗輻射版圖

        表1 抗輻射單元版圖參數(shù)

        4 小結(jié)

        通過對EEPROM存儲單元漏電機(jī)理的分析,基于FLOTOX和SONOS工藝,在版圖中通過管內(nèi)加固和相鄰管之間隔離加固的方法,設(shè)計(jì)了多種抗輻射版圖。同時(shí)也指出了在設(shè)計(jì)FLOTOX EEPROM單元版圖的同時(shí),必須兼顧到器件操作電壓耦合比。為目前芯片的設(shè)計(jì)提供了有力的技術(shù)支持,同時(shí)也為以后抗輻射版圖設(shè)計(jì)提供了有用的參考。

        [1]E.S. Snyder, P.J. McWhorter, et al. Radiation Response of Floating Gate EEPROM Memory Cell [J]. Nuclear Science,1989,36(6):2 131-2 139.

        [2]D.Willams, D. Adams, et al. Radiation Hardened 64k/256k EEPROM Technology [A]. Int’l Nonvolatile Memory Technology Conference.

        [3]賀朝會,耿斌,等.浮柵ROM與SRAM的輻射效應(yīng)比較分析[J].電子學(xué)報(bào),2003,31(8):1 260-1 263.

        [4]M .H. White, D. Adams, et al. Characterization of Scaled SONOS EEPROM Memory Device for Space and Military System [A]. In: 5th Annual Non-Volatile Memory Technology Symposium[C]. IEEE Electr Devices Soc, 2004: 51-59.

        [5]于宗光,許居衍,魏同立.雙層多晶硅Flotox EEPROM單元的優(yōu)化設(shè)計(jì)[J].應(yīng)用科學(xué)學(xué)報(bào),1997,15(1): 82-88.

        [6]Wang Y, M.H. White. An Analytical Retention Model for SONOS Nonvolatile Memory Devices in the Excess Electron State [J]. Solid State Electr, 2005, 49:97-107.

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