祝 亮,王迎棟

(中國電子科技集團公司第五十四研究所,河北石家莊050081)

0 引言

現(xiàn)今跳頻技術在無線電通信系統(tǒng)中應用越來越廣泛。UHF頻段數(shù)字微波通信設備通常采用跳頻抗干擾體制,提供點對點、點對多點無線通信信道。具有頻率捷變和低相位噪聲的頻率合成器是跳頻通信系統(tǒng)中的核心部件。

為了實現(xiàn)頻率合成器的頻率捷變,采用PLL的單環(huán)結構很難滿足小頻率步進下轉換時間的要求。DDS具有捷變頻的優(yōu)點,但是受到數(shù)字器件工作速度的限制,直接輸出頻率較低且雜散不易控制。美國ADI公司的頻率合成芯片ADF4193,具有環(huán)路快鎖和小數(shù)-N分頻特性,性能指標較好,適合在無線通信系統(tǒng)中使用。

1 環(huán)路快鎖和小數(shù)分頻技術

1.1 環(huán)路快速鎖定

鎖相頻率合成器是一個相位負反饋控制系統(tǒng),其環(huán)路的鎖定是一個逐漸逼近的過程。鎖相環(huán)的鎖定時間分為鑒頻和鑒相2部分。鑒頻時輸出反饋的頻率與參考頻率誤差較大,鎖定信號呈上升趨勢,影響控制信號上升速率的是電荷泵充電電流與環(huán)路濾波中的電容,所以提高電荷泵電流能夠加速上升過程,減小鑒頻時間。鑒相時輸出反饋的頻率與參考頻率僅有相位上的誤差,根據(jù)環(huán)路傳輸函數(shù)可知擴大環(huán)路帶寬能夠縮短鎖定時間。ADF4193正是基于上述原理來實現(xiàn)環(huán)路快鎖。

1.2 小數(shù)分頻技術

小數(shù)分頻式鎖相頻率合成器可以在不降低參考信號頻率的前提下,提高輸出頻率的分辨率,從而提高合成器的頻率轉換速度。引入小數(shù)分頻的主要問題是雖然雙模分頻器的平均頻率與參考頻率相等,但二者的瞬時頻率可能不等,從而使得輸入到鑒相器的2路信號存在相位差,導致鑒相器輸出周期性階梯電壓并對VCO進行頻率調制而形成小數(shù)雜散。小數(shù)分頻應用Σ-Δ調制技術,將傳統(tǒng)小數(shù)分頻的相位雜散移向頻率高端,選用適當帶寬的環(huán)路低通濾波器,就可以有效地濾除頻率高端的相位噪聲,同時達到降低小數(shù)雜散的目的。ADF4193內部采用3階數(shù)字Σ-Δ調制技術實現(xiàn)小數(shù)-N分頻,具有較好的雜散性能。

2 頻率合成芯片ADF4193

2.1 主要特點

ADF4193是一個具有快速鎖定特性的小數(shù)分頻式頻率合成芯片,在頻率變換時,通過切換到大環(huán)路帶寬以縮短環(huán)路的鎖定時間來實現(xiàn)快速鎖定。ADF4193內置3個可編程開關,在換頻時改變環(huán)路參數(shù),從而切換到相應的環(huán)路帶寬。傳統(tǒng)‘乒乓'開關式頻率合成器采用2個或多個獨立的頻率合成器實現(xiàn)頻率捷變,ADF4193用單片鎖相環(huán)代替‘乒乓'開關式頻率合成器,簡化硬件電路并降低成本,有利于跳頻頻率合成器的小型化設計。

2.1.1 低噪聲的小數(shù)-N分頻鎖相環(huán)

ADF4193內含低噪聲數(shù)字PFD和一個精確的差分電荷泵,內置的低噪聲差分放大器可將電荷泵的差分輸出信號轉換成單端電壓輸出提供給外部VCO。芯片采用基于3階數(shù)字Σ-Δ調制器的小數(shù)計數(shù)器,實現(xiàn)小數(shù)-N分頻式鎖相環(huán)。ADF4193最高射頻輸入頻率為 3.5 GHz,鑒相器噪聲基底為-216 dBc/Hz,輸出相位可編程。芯片采用LFCSPVQ無引腳封裝,縮小PCB面積,提高射頻性能。芯片內部工作模塊組成如圖1所示。

圖1 芯片內部工作模塊組成

VCO反饋的射頻信號經(jīng)過片內限幅放大器進入小數(shù)-N分頻器,分頻后送PFD與參考分頻信號進行鑒頻、鑒相,誤差脈沖輸出至差分電荷泵。為了降低小數(shù)雜散,ADF4193的參考信號分頻器設計的較為靈活。參考信號fi的分頻由控制位為D的2倍頻器、控制位為T的2分頻器和4位R分頻器構成。R分頻器后再增加一個2分頻器的作用是保證鑒相參考時鐘的占空比為1∶1,當分頻比大于2時應使其工作。鑒相器的參考頻率fr按式(1)進行計算：

輸出頻率fo按式(2)進行計算：

式中,N取值范圍26～255;FRAC取值范圍0～4 095;MOD 取值范圍12～4 095。

當N＞80時雙模前置分頻器應選擇8/9模式,取值過程中應始終保證MOD＞FRAC。

2.1.2 快速鎖定電路

ADF4193通過改變電荷泵電流,環(huán)路帶寬會發(fā)生變化,換頻時電荷泵電流由 100 μ A增至6.4 mA,即電荷泵電流是正常工作時的64倍,等效于PLL環(huán)路帶寬擴大8倍。由于環(huán)路的捕捉時間與環(huán)路帶寬的3次方成反比,所以換頻時環(huán)路的捕捉時間會大大縮短,從而實現(xiàn)快鎖。

芯片內置3個可編程開關SW1、SW2和SW3,換頻時開關接通,調整環(huán)路元件參數(shù)以保證環(huán)路穩(wěn)定。SW3用于接入或旁路差分放大器輸出端的LC濾波網(wǎng)絡。

2.2 寄存器編程

ADF4193內含8個24-bit數(shù)據(jù)寄存器,通過對數(shù)據(jù)寄存器的編程,可使ADF4193進入正常的工作狀態(tài)。首先進行上電初始化操作,初始化過程中需設置10 ms等待時間以對環(huán)路濾波器內電容進行放電。當寄存器R1和R0寫入正確的數(shù)據(jù),環(huán)路鎖定后,ADF4193就會輸出正確的頻率。

對于一個給定的參考頻率和頻率步進,首先要確定的是鑒相頻率和MOD值,然后選擇合適的 N和FRAC就可以輸出頻率。為了減小輸出的小數(shù)雜散與整數(shù)邊界雜散,合理選擇鑒相頻率和 MOD是很有必要的,所以基于ADF4193的軟件編程工作較通常的整數(shù)分頻PLL芯片要復雜得多。

3 設計實例

實際工程中,UHF數(shù)字微波通信設備對頻率合成器提出以下技術指標：

輸出頻率：600～950MHz;

頻率步進：125 kHz;

切換時間：≤25 μ s(100 MHz內);

雜散抑制：≤-60 dBc;

相位噪聲：≤-70 dBc/Hz(f0±1 kHz);

≤-80 dBc/Hz(f0±10kHz);

≤-90 dBc/Hz(f0±100kHz)。

由于該設備對集成度要求很高,所以頻率合成器的小型化設計變得非常重要。采用ADF4193為核心構成頻率合成器,可以縮小印制板體積并降低功耗,適合高集成度頻率合成器的設計。UHF跳頻頻率合成器系統(tǒng)組成如圖2所示。

圖2 UHF跳頻頻率合成器系統(tǒng)組成

3.1 環(huán)路濾波器的設計

3.1.1 仿真環(huán)路參數(shù)

ADIsimPLL仿真軟件可以對ADF4193的環(huán)路濾波器參數(shù)進行優(yōu)化設計。首先設定仿真環(huán)境的輸入?yún)?shù)：輸出頻率范圍、頻率步進、鑒相頻率、參考頻率、MOD值、環(huán)路濾波器以及VCO的類型。由于系統(tǒng)提供高穩(wěn)定度的10MHz參考源,故參考頻率應設置為10MHz。根據(jù)芯片特性使2分頻器工作,所以鑒相頻率可取5 MHz,降低分頻比以減小環(huán)路帶寬內的相位噪聲惡化。確定鑒相頻率 fr與頻率步進fstep后,MOD 值可由式(3)計算：

MOD值的計算結果為40。設定環(huán)路帶寬和相位裕量后可建立ADF4193的初始電路。ADF4193的環(huán)路濾波器構成比較復雜,元件多,由于元件參數(shù)誤差和印制板布局等影響,實際設計中結合軟件仿真結果還需要對環(huán)路元件參數(shù)進行多次調試。

3.1.2 電壓放大器的設計

考慮頻率合成器的輸出頻率和相位噪聲指標,VCO采用了UMC公司的UMS-1000-A16,調諧電壓范圍 0.5～11.0 V,輸出頻率范圍 500～1 000 MHz,而ADF4193由于內置了最大供電電壓為5.5 V的差分放大器,無法直接驅動VCO,所以設計中采用外置的運放構成同相電壓放大器來擴展ADF4193的調諧電壓范圍。

電壓放大器接入ADF4193的環(huán)路濾波器與VCO之間,采用低噪聲運算放大器以減小引入的噪聲。電壓放大器采用15V供電,電壓增益取2.2倍。為了提高放大器的穩(wěn)定性并獲得更好的響應曲線,實際電路中在反饋電阻上并聯(lián)電容。電容取值約10～30 pF。實際調試中該電容選擇不當會導致環(huán)路失鎖。

3.2 抑制輸出雜散

由ADF4193構成的頻率合成器輸出雜散主要由小數(shù)雜散、整數(shù)邊界雜散和參考雜散組成。

小數(shù)雜散是由Σ-Δ調制器的量化噪聲形成的,當 MOD為40時,由于能被2整除且不能被3整除,所以小數(shù)雜散間隔為 fstep/2,也就是62.5 kHz,調試中通過適當調窄環(huán)路帶寬,可以有效降低小數(shù)雜散的影響。抑制整數(shù)邊界雜散可以通過編程寄存器R1改變鑒相頻率和MOD值,增大雜散與載波的間隔,使雜散落在環(huán)路帶寬以外,通過環(huán)路濾波器進行衰減。由于頻率合成器的參考頻率遠遠大于環(huán)路帶寬,所以參考雜散的影響通常可以忽略,合理進行PCB布線,盡量避免VCO電壓調諧端拾取干擾信號,是印制板布線時需要注意的問題。

3.3 相位噪聲估算

相位噪聲作為頻率合成器的一個重要指標,其性能好壞對通信系統(tǒng)的性能影響較大。鎖相頻率合成器的相位噪聲是參考源、鑒相器、環(huán)路濾波器和VCO噪聲等共同影響的結果。環(huán)路帶寬內的噪聲主要由參考源、鑒相器和環(huán)路濾波器的噪聲影響,環(huán)路帶寬以外的噪聲主要取決于VCO。

下面按鑒相頻率5 MHz,輸出頻率950 MHz,即分頻比N=190來估算。

載波附近的相位噪聲PHN1主要由參考源相噪PHNr 決定,即

環(huán)路帶寬內相位噪聲PHN2與鑒相器和參考源均有關系,

環(huán)路帶寬以外的相位噪聲主要由VCO決定,也要考慮鑒相器噪聲的影響。從相噪曲線看,VCO在偏離載波100 kHz處相位噪聲優(yōu)于-117 dBc,所以較易滿足要求。

由于環(huán)路帶內與帶外互相影響以及印制板布局的影響,實測相噪指標會有所降低,按惡化10 dB,頻率合成器輸出相噪也能夠滿足指標。

3.4 對鎖定時間的測量

根據(jù)實測情況,對實際電路中環(huán)路參數(shù)和電壓放大器元件參數(shù)又進行了調整。采用數(shù)字示波器對VCO的 VTUNE端波形進行測量,頻率合成器在850 MHz與950 MHz間切換時 VTUNE端電壓波形如圖3所示。

圖3 VCO調諧端電壓波形

由圖3可以看出,環(huán)路的鎖定時間不超過10μ s,這包含了外置的電壓放大器造成的影響,所以合成器的頻率切換時間完全滿足指標并留有一定的設計余量。

3.5 設計中需注意的問題

ADF4193相對于整數(shù)分頻式頻率合成芯片的結構更加復雜,環(huán)路濾波器的設計極為重要,應用中要注意以下幾點：

①PCB應合理布線,VCO應與輸入及參考信號有效隔離防止串擾,焊接芯片時應保證底部焊盤可靠接地;

②由于環(huán)路濾波器構成比較復雜,且電荷泵差分輸出2路信號,所以2個環(huán)路的元件參數(shù)一致性要好,布局合理并易于調試;

③ICP計數(shù)器的編程數(shù)值決定快鎖時間,必須選擇合適的數(shù)值適應跳頻要求。

4 結束語

UHF波段的跳頻頻率合成器以快鎖芯片ADF4193為核心構成電路,采用較簡單的外圍電路實現(xiàn)跳頻。利用小數(shù)分頻鎖相環(huán)使合成器的頻率步進很容易達到125 kHz,輸出頻率范圍內實測相噪指標能夠達到-85 dBc/Hz(f0±1 kHz)、-85 dBc/Hz(f0±10 kHz)、-92 dBc/Hz(f0±100 kHz),雜散抑制度優(yōu)于-61 dBc,均滿足系統(tǒng)設計指標。ADF4193射頻最高輸入頻率為3.5 GHz,適合無線通信系統(tǒng)中多種頻段的頻率合成器應用。

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