朱慶?！×?xí)友寶　董利芳

摘 要：結(jié)合數(shù)字式頻率合成器(DDS)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設(shè)計了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器,并對該頻率合成器進(jìn)行了分析和仿真，從仿真和測試結(jié)果看，該頻率合成器達(dá)到了設(shè)計目標(biāo)。該頻率合成器的輸出頻率范圍為594~999 MHz，頻率步進(jìn)為5 Hz，相位噪聲為-91dBc/Hz@10 kHz，雜散優(yōu)于-73 dBc，頻率轉(zhuǎn)換速度為520 μs。

關(guān)鍵詞：DDS；PLL；頻率合成器;相位噪聲

中圖分類號：TN911文獻(xiàn)標(biāo)識碼：B

文章編號：1004-373X(2009)05-090-03

Design of Wideband Frequency Synthesizer Based on DDS-Driven PLL

ZHU Qingfu,XI Youbao，DONG Lifang

(School of Electronic Engineering,University of Electronic Science & Technology of China,Chengdu,610054,China)

Abstract：By taking advantages of the Direct Digital Synthesizer (DDS) and Phase Locked Loop(PLL),a low spurious,wide band,high resolution triple tuned type frequency synthesizer with AD9954 and ADF4113 is designed.The results which are the simulated data and the measured results on finished product indicate that the technology can obtain its goal.Its specifications show as following: output frequency range 594~999 MHz,step 5 Hz,phase noise -91 dBc/Hz@10 kHz,SFDR -73 dBc,hopping time 520 μs.

Keywords：DDS;PLL;frequency synthesizer;phase noise

0 引 言

頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。高的相噪指標(biāo)能提高系統(tǒng)的信噪比，降低臨近信道干擾，增加信道之間的隔離度。隨著現(xiàn)代軍事、國防及無線通信的發(fā)展，移動通信、雷達(dá)、制導(dǎo)武器、電子測量儀器和電子對抗等電系統(tǒng)對頻率合成器提出了越來越高的要求。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢［1］。

為此，提出了一種利用DDS的高分辨率、高精確度、頻率變化易于控制的優(yōu)點，與PLL良好的窄帶跟蹤性能相結(jié)合實現(xiàn)的頻率綜合器。

1 率合成器的結(jié)構(gòu)及其電路實現(xiàn)

1.1 DDS驅(qū)動PLL的頻率合成器的結(jié)構(gòu)

DDS驅(qū)動PLL的頻率合成器的結(jié)構(gòu)見圖1。

DDS的參考信號由晶振產(chǎn)生，其頻率為f璻ef。DDS輸出的信號頻率為f璂DS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)(PLL)的參考信號由DDS的輸出信號驅(qū)動。VCO的輸出頻率由PLL芯片的電荷泵(CP)輸出，并通過低通濾波器(LPF)后控制。頻率合成器的輸出信號為VCO的輸出信號［2,3］。該頻率合成器通過單片機(jī)提供控制信號，以改變DDS中FTW和PLL的分頻比。

圖1 DDS驅(qū)動PLL的頻率合成器結(jié)構(gòu)

VCO輸出信號頻率與DDS輸出信號頻率間的關(guān)系為：

f璷ut=N·f璂DSR

(1)

而DDS的輸出頻率由頻率控制字K控制，且有［4］:

f璂DS=K·f璻ef2M

(2)

式中：M是DDS的相位累加器的位數(shù)；f璻ef是DDS的內(nèi)部時鐘。這樣，式(1)可以寫成：

f璷ut=NR·K2M·f璻ef

(3)

在圖1所示的結(jié)構(gòu)中，由于DDS模塊具有較高的頻率分辨率，所以從式(3)可以看出，理論上輸出信號具有比傳統(tǒng)結(jié)構(gòu)更高的頻率分辨率。設(shè)計中晶振頻率為400 MHz，PLL分頻比為27。由式(3)計算可知，該頻率源可以實現(xiàn)5 Hz的頻率分辨率。其中DDS的輸出頻率為22~37 MHz，所以系統(tǒng)輸出頻率范圍為594~999 MHz，達(dá)到了設(shè)計要求。

1.2 電路實現(xiàn)

對于DDS模塊，采用了AD9954芯片產(chǎn)生低頻參考信號。AD9954［5］是ADI公司最新的AgileRF合成器，具有32位的頻率控制字。在400MHz的時鐘頻率下，輸出頻率分辨率可以達(dá)到約4.7×10-5 Hz，具有14位可編程移相單元。芯片采用了先進(jìn)的DDS技術(shù)，內(nèi)部集成14位的高性能DAC。該DAC具備優(yōu)秀的動態(tài)性能,相位噪聲優(yōu)于-120 dBc/Hz@1 kHz，在160MHz輸出時雜散優(yōu)于-81 dBc。該芯片通過對外部參考時鐘倍頻，其內(nèi)部時鐘可達(dá)到400 MHz，可以很方便地產(chǎn)生快速跳變的低頻信號。

AD9954內(nèi)部沒有低通濾波器，因此經(jīng)過DAC余弦輸出的掃頻信號不可避免地含有高頻噪聲［6］。該噪聲可分為兩大類：一類為DAC數(shù)模轉(zhuǎn)換所帶來的階梯波形分量及其高次諧波;另一類為AD9954內(nèi)部系統(tǒng)時鐘及其高次諧波。由此可見，信號輸出端口需加低通濾波器以抑制高頻干擾。為了使得濾波器遠(yuǎn)端抑制特性比較好，設(shè)計中選擇橢圓函數(shù)濾波器［7］。為了盡量減少諸如元件值誤差、溫度飄移、老化等所帶來的影響，設(shè)計中采用兩個電容并聯(lián)來代替原來的一個電容，以減少其影響。由于DDS的輸出頻率最大為37MHz，濾波器設(shè)計了比較大的余量，通帶設(shè)計為40 MHz，設(shè)計結(jié)果如圖2所示。

圖2 橢圓函數(shù)低通濾波器原理圖

PLL模塊在該設(shè)計結(jié)構(gòu)中尤為重要。在此采用ADF4113［8］鎖相環(huán)芯片。ADI公司研制的數(shù)字鎖相頻率合成器ADF4113,最高工作頻率可達(dá)4GHz,主要應(yīng)用于無線射頻領(lǐng)域,用以構(gòu)成數(shù)字鎖相環(huán),鎖定某一頻率。該電路內(nèi)部資源主要包括可編程的模分頻器:8/9，16/17，32/33,64/65;可編程的14位參考頻率分頻器;可編程的射頻信號分頻器;3線串行總線接口;模擬和數(shù)字的鎖定狀態(tài)檢測功能。該芯片的最高鑒相頻率達(dá)到55 MHz，芯片的底噪為-171 dBc/Hz@25 kHz鑒相頻率。

設(shè)計中選擇Sirenza微波公司的表貼VCO芯片VCO793-750T，它具備良好的相位噪聲指標(biāo)，體積小，頻率范圍覆蓋500~1 000 MHz，全頻段調(diào)諧電壓低于18 V，最小輸出功率為1 dBm。由于使用的VCO壓控電壓超過了ADF4113所能提供的電壓，所以必須使用有源環(huán)路濾波器［9］。該設(shè)計選用AD820運(yùn)算放大器進(jìn)行環(huán)路濾波器的設(shè)計實現(xiàn)。設(shè)計中必需對環(huán)路帶寬［10］進(jìn)行認(rèn)真的選擇。鎖相環(huán)的雜散和鎖定時間是一對矛盾的指標(biāo)，這兩個指標(biāo)都與環(huán)路帶寬有著密切的關(guān)系。環(huán)路帶寬越窄，對抑制帶外雜散越有利，然而鎖定時間會越長;當(dāng)環(huán)路帶寬太窄時甚至不能鎖定。環(huán)路帶寬還直接影響系統(tǒng)的相位噪聲分布。利用ADISimPLL軟件取不同的環(huán)路帶寬進(jìn)行相位噪聲仿真，通過對比仿真結(jié)果選取合適的環(huán)路帶寬。PLL電路實現(xiàn)如圖3所示。

圖3 PLL電路

2 電路分析與仿真

為了分析和評估提出的頻率綜合器性能，采用ADI SimPLL軟件對該方案的相位噪聲模擬仿真。仿真結(jié)果如圖4，圖5所示。這里給出頻率為810 MHz，環(huán)路帶寬為120 kHz的相位噪聲仿真圖形以及鎖定時間圖形，從圖中可以看出，該方案滿足了設(shè)計目標(biāo)的要求。

圖4 相位噪聲仿真圖

圖5 鎖定時間仿真圖

3 實驗及測量結(jié)果

為了檢驗文中給出的頻率綜合器性能，使用Agilent E4401B對掃頻源的相位噪聲、雜散進(jìn)行測量，測量結(jié)果如圖6~圖8所示。594~999 MHz包含了很多頻點，測試時選擇了一系列較有代表性的點進(jìn)行測量，限于篇幅，這里給出810 MHz頻點相位噪聲和雜散的測量結(jié)果。由圖可見，相噪為-92 dBc/Hz@10 kHz,雜散為-73.7 dBc@3.3 MHz，跳頻時間為520 μs，該方案滿足了設(shè)計目標(biāo)的要求。

圖6 810 MHz輸出偏離10 kHz相噪

圖7 810 MHz輸出偏離3.3 MHz雜散

圖8 跳頻期間ADF4113的MUXOUT引腳電壓測量

4 結(jié) 語

介紹了一種采用DDS激勵PLL的頻率合成器，有效地克服了寬帶系統(tǒng)中DDS輸出頻率較低和PLL頻率分辨率低的缺點。取長補(bǔ)短實現(xiàn)頻率合成，實現(xiàn)了單一技術(shù)難以達(dá)到的效果。

參考文獻(xiàn)

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［10］Rolnad E Best.Phaes-Locked Loops Design，Simulatoin and Applications ［M］.北京:清華大學(xué)出版社,2003.

作者簡介 朱慶福 男，1982年出生，山東濟(jì)寧人，在讀碩士研究生。主要從事射頻、微波電路與系統(tǒng)方面的研究。

習(xí)友寶 男，1964年出生，江西峽江人，教授。主要從事測控技術(shù)及儀器、電路與系統(tǒng)研究及電子實驗教學(xué)。

董利芳 女，1981年出生， 河北邯鄲人，在讀碩士研究生。主要從事射頻、微波電路與系統(tǒng)方面的研究。