高　沖　何云斌

摘 要：VerilogHDL是EDA領(lǐng)域中電路設(shè)計(jì)必不可少的工具，利用它設(shè)計(jì)數(shù)字濾波器的最大優(yōu)點(diǎn)就是可使設(shè)計(jì)更加靈活,它具有良好的結(jié)構(gòu)化設(shè)計(jì)和行為建模能力。首先利用VerilogHDL對(duì)小波濾波器復(fù)雜算法電路建立結(jié)構(gòu)化模型，然后根據(jù)改進(jìn)的分布式算法(是一項(xiàng)重要的FPGA技術(shù))和濾波電路結(jié)構(gòu)圖對(duì)小波濾波器進(jìn)行行為建模。最后，利用QuartusⅡ內(nèi)部的波形仿真軟件進(jìn)行波形仿真和驗(yàn)證，并根據(jù)仿真結(jié)果對(duì)模型進(jìn)行修改以達(dá)到設(shè)計(jì)要求。

關(guān)鍵詞：Verilog硬件描述語(yǔ)言；改進(jìn)的分布式算法；小波濾波器

中圖分類號(hào)：TP302文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2009)03-119-03

Design and Implementation of Wavelet Filter Based on VerilogHDL

GAO Chong,HE Yunbin

(Computer Science College,Harbin University of Science and Technology,Harbin,150080,China)

Abstract：VerilogHDL is a necessary tool in the area of EDA circuit design,the biggest advantage to design a digital filter by what is to make design more flexible.Verilog HDL has a good structured design and behavioral modeling capability.First of all,in this wavelet filter,the structure model of the complex algorithm circuit is created in Verilog HDL.Then,the behavior modeling with a combination of improved Distributed Arithmetic(DA) (an important FPGA technology)and structure diagram of filter circuit follows modeling.Finally,the design is verified and simulated by the QuartusII′s integrated waveform simulator.Based on the simulation results,the model can be modified in order to meet the design requirements.

Keywords：Verilog HDL;improved distributed arithmetic;wavelet filter

0 引 言

現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號(hào)處理的技術(shù)和方法，其基本思路是先把信號(hào)用一系列的數(shù)字來(lái)表示，然后對(duì)這些數(shù)字信號(hào)進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)關(guān)的信息，稱為濾波；有時(shí)也把某些種類的數(shù)字信號(hào)處理運(yùn)算成為變換，如離散的傅里葉變換(DFT)，小波變換(Wavelet T)等［1］。VerilogHDL是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言，用于數(shù)字電子系統(tǒng)的設(shè)計(jì)?？捎盟M(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，并進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證，時(shí)序分析，邏輯綜合。小波濾波器的設(shè)計(jì)屬于復(fù)雜算法的電路設(shè)計(jì)，因此利用VerilogHDL對(duì)雙正交小波濾波器進(jìn)行建模、仿真，實(shí)現(xiàn)電路的自動(dòng)化設(shè)計(jì)，將是一種較為理想的方法。

1 小波濾波器的設(shè)計(jì)

對(duì)于小波函數(shù)，要求它具有正交性、緊支集、對(duì)稱性和平滑性。正交性可以使變換無(wú)冗余；緊支集則帶來(lái)優(yōu)良的空間分辨率；對(duì)稱性保證了與其對(duì)應(yīng)濾波器的相位為線性；平滑性可以產(chǎn)生較小的失真。這樣使離散二進(jìn)小波變換受到很大的限制，為此，人們提出一種雙正交的小波變換［2,3］。本文設(shè)計(jì)小波濾波器正是基于雙正交小波變換的一種雙通道完全重構(gòu)濾波器，因此可以對(duì)信號(hào)進(jìn)行分解后實(shí)現(xiàn)精確重構(gòu)，所以對(duì)信號(hào)的濾波有很好的作用。由于它具有正變換二元上抽樣采樣和反變換二元下抽樣采樣特性，在進(jìn)行濾波器設(shè)計(jì)時(shí)可以將雙正交小波濾波器設(shè)計(jì)成具有多相結(jié)構(gòu)的雙通道完全重構(gòu)濾波器［4］。雙正交小波變換可以看成原始信號(hào)通過(guò)一系列高低通濾波器濾波并經(jīng)過(guò)抽樣后所得到的結(jié)果，重構(gòu)過(guò)程與此相反。為了使變換后的信號(hào)能夠完全重建，須滿足Y(n)=z-kX(n)，在這里取k=1［5］。雙正交小波濾波器分解和重構(gòu)過(guò)程如圖1所示。

設(shè)G(z)，H(z)分別為分解低通，高通濾波器，下采樣后用H(z)濾波等價(jià)于先用H(z2)濾波，然后下采樣，所以:

G(z)=Ge(z2)+z-1Go(z2)

(1)

H(z)=He(z2)+z-1Ho(z2)

(2)

其中:Ge和Go分別是G(z)的偶數(shù)項(xiàng)和奇數(shù)項(xiàng)，He和Ho分別是H(z)的偶數(shù)項(xiàng)和奇數(shù)項(xiàng)。根據(jù)式(1)，式(2)可以建立雙正交小波濾波器的多相結(jié)構(gòu)模型如圖2所示。

圖1 雙正交小波濾波器分解和重構(gòu)過(guò)程

圖2 雙正交小波濾波器的多相結(jié)構(gòu)

下面對(duì)雙正交小波濾波器用VerilogHDL進(jìn)行頂層設(shè)計(jì):

module wavelet filter ( clk,data1,data2,gdata,hdata);

input clk,data1,data2;

output gdata,hdata;

wrie geout,heout,gout,hoout;

ge_filter u1(

.clk(clk),

.e1_input(data1),

.geoutput(ge)

);

he_filter u2(

.clk(clk),

.o1_input(data2),

.heoutput(he)

);

go_filter u3(

.clk(clk),

.e2_input(data1),

.geoutput(ge)

);

ho_filter u4(

.clk(clk),

.o2_input(data2),

.hooutput(ho)

);

Adder1 u5(

.output1(gdata)

);

Adder1 u6(

.output2(hdata)

);

endmodule

對(duì)于雙正交小波濾波器的部件Ge,Go,He,Ho設(shè)計(jì),采用行為描述方式進(jìn)行設(shè)計(jì)［6］。VerilogHDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言,其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。在VerilogHDL語(yǔ)言中行為描述分為算法和RTL兩種。算法級(jí)：用語(yǔ)言提供的高級(jí)結(jié)構(gòu)能夠?qū)崿F(xiàn)算法的運(yùn)行模型。RTL級(jí)：描述數(shù)據(jù)在寄存器之間的流動(dòng)和如何處理，控制這些數(shù)據(jù)的流動(dòng)，采用改進(jìn)的DA算法(如圖3所示)。DA算法完成一次濾波所需要B次的累加(或減)也就是B個(gè)時(shí)鐘周期完成一次運(yùn)算，B位輸入數(shù)據(jù)的位寬。它的查找表(LUT)的大小是由濾波器的階數(shù)N決定的，共需要2N個(gè)查找表單元，如果系數(shù)N過(guò)多，用單個(gè)LUT不能夠執(zhí)行全字查找則可把系數(shù)分組，利用部分表并將結(jié)果相加，為了簡(jiǎn)單的闡述算法，在此系數(shù)只分了2組，每個(gè)單元的位寬是由濾波器的系數(shù)的量化決定的［7］。Ge,Go,He,Ho四個(gè)濾波器雖然長(zhǎng)度不同,但具有相同的電路結(jié)構(gòu)，如圖4所示。

圖3 有符號(hào)的改進(jìn)DA算法的直觀實(shí)現(xiàn)圖(濾波單元)

圖4 基于有符號(hào)的改進(jìn)DA算法的電路結(jié)構(gòu)圖

計(jì)算控制器用于控制濾波單元中移位寄存器移位，累加器的循環(huán)周期和計(jì)算輸出，并控制移位寄存器的數(shù)據(jù)輸入。

2 利用VerilogHDL語(yǔ)言實(shí)現(xiàn)以上功能

2.1 用VerilogHDL語(yǔ)言進(jìn)行算法建模

計(jì)算機(jī)控制器(calculate-controller)的verilogHDL模型:

寄存器組中每個(gè)寄存器的位數(shù)為0，1，…，num-1。

module calculate-controller(clk,count);

input clk;

output count;

reg count;

always@(posedge clk)

begin

if(count=num)

count<=0;

else count<=count+1;

end

endmodule

寄存器組(registers)的VerilogHDL模型：

假設(shè)寄存器只包括3個(gè)寄存器x0,x1,x2。

module registers (clk,count,filter_in,table_in)

input clk,count,filter_in;

output table_in;

reg filter_in,table_in;

always@(posedge clk)

begin

if(count=0)

x0<=x1;x1<=x2;x2<=input;//數(shù)據(jù)輸入和移位

else if for(k=0;k<=num;k++)

table_in(0)<=x0(k);//寄存器移位

table_in(1)<=x1(k);

table_in(2)<=x2(k);

end

endmodule

累加器(accumulator)的verilogHDL模型

module accumulator(clk,count,table_out,filter_out)

input clk,count;,table_out

output filter_out;

reg p;//累加寄存器

always@(posedge clk)

begin

if(count=num)

output<=CONV_INTEGER(P);

else

if(count=num-1)

p:=p/2-table_out*2num-1;

else

p:=p/2+table_out*2num-1;

end

endmodule

2.2 定制ROM

Quartus Ⅱ包含有許多有用的LPM(Library of Parameterized Modules)模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分,可以與Quartus Ⅱ普通設(shè)計(jì)文件一起使用，該文使用“Tools”菜單下的MegaWizard Plug-In Manager命令定制ROM的元件。如圖5所示。

圖5 ROM的實(shí)現(xiàn)

2.3 用VerilogHDL進(jìn)行數(shù)據(jù)流建模

濾波器的建模過(guò)程如下：

module filter(clk,count table_in,table_out filter_in,filter_out);

input clk,filter_in;

output filter_out;

wire count;

reg table_in,table_out;

reg filter_in,filter_out;

calculate-controller u7(

.clk(clk),

.count(count)

);

registers u8(

.clk(clk),

.input(filter_in),

.count(count),

.table_in(address)

);

accumulator u9(

.clk(clk),

.count(count),

.table_out(q),

.output(filter_out)

);

LUT LPM_ROM(

.clk(clk)

.address(table_in)

.q(table_out)

);

endmodule

3 驗(yàn)證仿真

利用Altera公司的QuartusⅡ 7.2軟件內(nèi)部帶有仿真器對(duì)濾波器的VerilogHDL模型進(jìn)行波形仿真，通過(guò)建立正確的Vector Waveform File(向量波形文件)就可以開(kāi)始仿真了。如圖6所示。

圖6 濾波器波形的仿真結(jié)果圖

通過(guò)QuartusⅡ的波形仿真功能,對(duì)輸入輸出進(jìn)行波形仿真，對(duì)其結(jié)果進(jìn)行定量分析。通過(guò)時(shí)序分析和功能分析結(jié)果,對(duì)設(shè)計(jì)進(jìn)行進(jìn)一步的完善。在仿真中，input濾波器輸入數(shù)據(jù),output濾波器輸入數(shù)據(jù)x0，x1，x2，x3，x4為移位寄存器組中寄存器，count為控制計(jì)數(shù)器，table-in為流水線寄存器。所得結(jié)果如圖6所示。經(jīng)驗(yàn)證，仿真結(jié)果和實(shí)際運(yùn)算結(jié)果一致［3,8］。

4 結(jié) 語(yǔ)

本文介紹了利用VerilogHDL語(yǔ)言編寫(xiě)文件的方法對(duì)雙正交小波濾波器進(jìn)行設(shè)計(jì)，相比硬件電路圖設(shè)計(jì),verilogHDL語(yǔ)言設(shè)計(jì)的參數(shù)可以很容易地在程序中修改，方便地實(shí)現(xiàn)電路結(jié)構(gòu)和功能的描述。而且HDL語(yǔ)言的移植性是最好的，可以方便以后的設(shè)計(jì)。通過(guò)QuartusⅡ軟件強(qiáng)大的綜合和仿真特性大大縮減了設(shè)計(jì)研發(fā)的時(shí)間，對(duì)設(shè)計(jì)過(guò)程中不滿意的地方可以隨時(shí)進(jìn)行修改,直到滿足設(shè)計(jì)的要求。優(yōu)秀編碼風(fēng)格能夠在綜合過(guò)程中節(jié)省芯片使用的單元，從而降低設(shè)計(jì)成本。在設(shè)計(jì)應(yīng)用中，具有一定的工程實(shí)際參考價(jià)值。

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注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。