摘 要：運用仿真工具ADS，通過對CMOS共源共柵低噪聲放大器的共源級柵寬，源級電感以及柵極電感值的掃描仿真，以Smith阻抗圓圖的形式給出了一個直觀的LNA設(shè)計優(yōu)化流程，近似實現(xiàn)了最佳噪聲源阻抗和輸入阻抗的同時匹配。按照該方法設(shè)計的基于0.18 μm CMOS 工藝，工作在1.58 GHz的低噪聲放大器，其噪聲系數(shù)為1.3 dB，S11為-28.4 dB，功耗為3.42 mW，從而很好地證實了該方法的可行性。

關(guān)鍵詞：CMOS；共源共柵；低噪聲放大器；噪聲匹配；輸入阻抗匹配

中圖分類號：TN402 文獻標識碼：B

文章編號：1004373X(2008)0317603

Design Optimization of CMOS Low Noise Amplifier under ADS

WEI Yuxiang，LI Fuhua

(School of Electronics Information，Soochow University，Suzhou，215021，China)

Abstract：A design optimization of CMOS cascode LNA is presented by Smith chart though the parameter sweep of the width of common source stage，source inductor and gate inductor in ADS.Simulation results indicate that，with the proposed approach，simultaneous noise and input resistant matching is achieved.With the proposed approach，a 0.18 μm CMOS LNA provides 1.3 dB NF，-28.4 dB S11 and 3.42 mW power consumption at 1.58 GHz.，which confirmed the viability of this method.

Keywords：CMOS;cascode;low noise amplifier;noise matching;input resistant matching

1 引 言

隨著CMOS工藝特征尺寸的不斷減小，0.18 μm的MOSFET截止頻率已可以達到50 GHz以上，這使得CMOS工藝在GHz頻段的應(yīng)用成為了可能性。此外，由于CMOS工藝在集成度，制造成本方面的優(yōu)越性，以及運用CMOS工藝可以將整個接收系統(tǒng)的射頻，中頻，以及基帶部分集成在一塊芯片上的前景，國內(nèi)外許多學(xué)者都在致力于CMOS 低噪聲放大器的研究，因為LNA決定了整個射頻接收系統(tǒng)的噪聲性能，因此CMOS LNA的可行性決定了整個系統(tǒng)能否用CMOS工藝實現(xiàn)。

關(guān)于CMOS 低噪聲放大器的設(shè)計方法主要都集中在共源LNA上，而其中又以源級電感負反饋的共源級LNA最為普遍，如圖1所示。對于這種結(jié)構(gòu)低噪聲放大器的設(shè)計，方法大致有3種：

經(jīng)典的設(shè)計法[1] 以實現(xiàn)噪聲匹配為目標，但往往忽視了輸入阻抗的匹配，且會引起較高的功耗；

基于功耗約束的設(shè)計法[2] 該法實現(xiàn)了在滿足給定功耗下達到最小的噪聲系數(shù)；

同時實現(xiàn)輸入阻抗匹配和最佳噪聲源阻抗匹配的設(shè)計法[3，4] 這也是本文要討論的主要內(nèi)容。

文獻[3]證明了這種方法的可行性，并指出要實現(xiàn)Ropt=50 Ω，并不一定要大尺寸或大電流，因此在這種情況下，功耗約束的設(shè)計法并不是必須的。然而文獻[3]的設(shè)計流程太過復(fù)雜，要完成設(shè)計必須具備一系列的測試數(shù)據(jù)。文獻[4]給出了同時實現(xiàn)噪聲匹配和輸入阻抗匹配的基本原理，本文將在文獻[4]的基礎(chǔ)上，運用ADS仿真工具，給出一個基于參數(shù)掃描的更為直觀的設(shè)計流程。按照該設(shè)計方法，文章給出了基于0.18 μm CMOS 工藝，工作在1.58 GHz低噪聲放大器的仿真結(jié)果。

圖1 源級電感跟隨的共源共柵LNA

2 共源共柵LNA的設(shè)計原理

圖2所示的結(jié)構(gòu)就是應(yīng)用非常廣泛的共源共柵極LNA結(jié)構(gòu)。從源端看進去，網(wǎng)絡(luò)的輸入阻抗為:

為了得到最小的噪聲系數(shù)，在不考慮源級電感和柵極電感的情況下，源端阻抗的最佳值(最佳噪聲源阻抗)應(yīng)滿足:

源級電感和柵極電感的引入并不會導(dǎo)致最佳噪聲源阻抗的實部發(fā)生變化，而僅對電抗部分產(chǎn)生影響，式(4)，式(5)給出了考慮源級電感和柵極電感后最佳噪聲源阻抗的實部和虛部：

要同時實現(xiàn)輸入阻抗匹配和噪聲匹配，就必須滿足以下4式：

Re(Zopt)=Re(Zs)[JY](6)

IM(Zopt)=IM(Zs)[JY](7)

IM(Zin)=-IM(Zs)[JY](8)

Re(Zin)=Re(Zs)[JY](9)

從式(5)中可以看到，只有當m為1時，方可同時滿足式(7)、式(8)，實現(xiàn)輸入阻抗和噪聲的同時匹配。慶幸的是對于現(xiàn)在的CMOS工藝，由于特征尺寸的不斷減小，使得m將逐漸接近1[4]，從而使得同時實現(xiàn)噪聲匹配和輸入阻抗匹配成為可能性。若取α＝0.9，δ=4，γ=2，|c|=0.4，m0.7，因此設(shè)計中無法精確地同時滿足式(7)和式(8)。鑒于噪聲匹配更為重要，實際設(shè)計中先滿足式(7)，而無需考慮式(8)，因為當m不為1時該式無法滿足，而當m為1時則自動滿足。通常情況下，源端阻抗都為50 Ω，因此式(6)～式(9)可以簡化為:

Re(Zopt)=Re(Zin)=50 Ω[JY](10)

IM(Zopt)=-IM(Zin)=0[JY](11)

文獻[4]給出了根據(jù)式(6)～式(9)進行LNA設(shè)計的具體流程，其中第一步是根據(jù)式(4)，式(6)求出Cgs，但是對于特定的工藝無法知道其具體的α和c的值，實際求出來的值通常會有很大的誤差，因此可以根據(jù)對共源管柵寬進行掃描的方式來滿足式(6)，進而求得最佳的柵寬。第二步，對Ls進行掃描以確定輸入阻抗的實部匹配到50 Ω，理論上講源端電感值對最佳噪聲源阻抗的實部不會存在影響[4]，然而實際仿真中Ls的變化會使得最佳噪聲源阻抗的變化偏離等電阻圓，這是因為MOS管存在著很多的寄生效應(yīng)。第三步再對Lg的值進行掃描以滿足式(7)，即使得最佳噪聲源阻抗虛部為0。

圖3給出了上述3步優(yōu)化法的仿真圖。其中圖3(b)給出了S011的函數(shù)，即S11的共軛函數(shù)，當兩曲線相交在50 Ω的阻抗圓上即表明滿足式(10)。而當兩曲線相交在匹配點時則式(11)滿足，如圖3(c)。圖3(d)給出了確定元件參數(shù)后的仿真結(jié)果。從圖中可以看到，雖然無法使得最佳噪聲源阻抗和輸入阻抗同時匹配到50 Ω，但在現(xiàn)有工藝的基礎(chǔ)上，兩者已經(jīng)非常的靠近，從而證實了同時實現(xiàn)噪聲匹配和輸入阻抗匹配的可行性。

圖3 仿真圖

本文的目的是通過仿真圖形給出更為直觀的設(shè)計流程，從而證明同時實現(xiàn)輸入阻抗匹配和最佳噪聲源阻抗匹配的可行性，因此在以上的掃描過程中應(yīng)用的電感是理想值，以避免片上電感的寄生效應(yīng)影響掃描結(jié)果的直觀性。

3 仿真結(jié)果

在本設(shè)計中采用的是TSMC 0.18 μm 的標準CMOS工藝，電源電壓為1.8 V，中心頻率為1.58 GHz。溝道長度取為最小值以獲得較高的截止頻率，而共柵極偏置電壓取為電源電壓以獲得較好的線性度。

通過掃描選取最佳的元件參數(shù)值之后，對LNA的輸出噪聲系數(shù)以及S參數(shù)進行仿真，圖4 給出了仿真結(jié)果。

圖4 仿真結(jié)果

由圖4(a)可以看出，輸出噪聲系數(shù)和最小噪聲系數(shù)在中心頻率1.58 GHz處相切，這說明該LNA可以實現(xiàn)噪聲匹配，圖4(b)中S11參數(shù)在中心頻率處達到最小值，這表明該設(shè)計方法能在最佳噪聲源阻抗匹配的基礎(chǔ)上同時實現(xiàn)輸入阻抗的匹配，即證明了同時實現(xiàn)最佳噪聲源阻抗匹配和輸入阻抗匹配這種方法是可行的。

表1 LNA的仿真結(jié)果

4 結(jié) 語

本文從參數(shù)掃描的角度給出了源級電感跟隨共源共柵LNA的詳細設(shè)計流程，仿真結(jié)果表明本文所采用的設(shè)計方法能很好地實現(xiàn)最佳噪聲源阻抗和輸入阻抗的同時匹配。

參考文獻

[1]Thomas Lee H.CMOS射頻集成電路設(shè)計[M].余志平，周潤德，譯.北京:電子工業(yè)出版社，2007.

[2]Shaeffer D K.A 1.5 V，1.5 GHz CMOS Low Noise Amplifier[J].IEEE.Solid—State Circuits，1997，32:745—758.

[3]Hung Wei Chiu.A 2.17 dB NF 5 GHz—Band Monolithic CMOS LNA with 10 mW DC Power Consumption[J].IEEE Trans.Microwave Theo.and Tech.，2005，53(3):813—824.

[4]Trung Kien Nguyen.CMOS Low—Noise Amplifier Design Optimization Techniques[J].IEEE Trans.Microwave Theo.and Tech.，2004，52(5):1 433—1 442.

作者簡介

魏玉香 女，1983年出生，碩士研究生。主要從事CMOS射頻集成電路的研究。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文。