摘 要：提出了一種具體的C波段小步進(jìn)頻率合成器的設(shè)計(jì)方案。該方案是基于鎖相環(huán)頻率合成(PLL)和直接數(shù)字頻率合成(DDS)相結(jié)合的結(jié)構(gòu)，利用DDS激勵(lì)PLL產(chǎn)生所需信號(hào)。設(shè)計(jì)的信號(hào)頻率范圍為5.02～5.38 GHz，頻率步進(jìn)為1 kHz。重點(diǎn)闡述了系統(tǒng)的硬件實(shí)現(xiàn)，包括系統(tǒng)設(shè)計(jì)方案、主要電路模塊設(shè)計(jì)以及系統(tǒng)測(cè)試結(jié)果等，并針對(duì)實(shí)際調(diào)試過程中常見的問題給出一些改進(jìn)的方法。最后的測(cè)試結(jié)果表明了該頻率合成器具有頻譜純、相噪低、雜散抑制能力強(qiáng)等特點(diǎn)，可以滿足實(shí)際系統(tǒng)需要。

關(guān)鍵詞：直接數(shù)字頻率合成器；鎖相環(huán)；頻率步進(jìn)；相位噪聲；雜散抑制

中圖分類號(hào)：TN74 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)09-094-04

Application of DDS+PLL Technology in C-band Frequency Synthesizer

LEI Liang，ZHENG Ping，XU Tao

(School of Electrical and Information Engineering，Xihua University，Chengdu，610039，China)

Abstract：A kind of design scheme about a concrete C-band fine resolution frequency synthesizer is proposed in this paper.This scheme based on the structure which integrated Phase Lock Loop(PLL) frequency synthesizing with Direct Digital Frequency Synthesizing (DDS)，generating the needed signal with DDS impelling PLL.The designed frequency range is from 5.02～5.38 GHz，and the step range of frequency is 1 kHz.The focus of this paper is the hardware implementation including system design，circuit design of key module and test result of the whole system.Meanwhile，the paper gives a few improvements referring some familiar problems about the system while debugging.The last measured results show the performances of high purity spectrum，low phased noise，low spurious level，and satisfy the requirements for the practical system.

Keywords：direct digital frequency synthesizer;phase lock loop;hopping step;phase noise;spur reduction

頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備之一。如今，無線通信技術(shù)的迅猛發(fā)展，使得被喻為電子系統(tǒng)“心臟”的頻率合成器成為了各國研究的熱點(diǎn)。

本文主要涉及的是衛(wèi)星通信二次上變頻中的其中一個(gè)本振頻率源的設(shè)計(jì)。該本振頻率源是掃頻本振源即輸出頻率在一定范圍內(nèi)，具有一定帶寬。本文提出了DDS+PLL系統(tǒng)分析的理論基礎(chǔ)，在工程應(yīng)用上利用DDS和PLL二者的結(jié)合，優(yōu)化系統(tǒng)參數(shù)，取得良好的效果。

1 主要采用的頻率合成技術(shù)方法

鎖相法就是通過鎖相環(huán)路(Phase Locked Loop，PLL)來實(shí)現(xiàn)頻率合成，鎖相環(huán)頻率合成技術(shù)應(yīng)用比較廣泛，但其頻率轉(zhuǎn)換速度慢，電路控制復(fù)雜，這使得該技術(shù)的應(yīng)用受到了一定的限制。

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesis，DDS)是近幾年發(fā)展起來的一種新型頻率合成技術(shù)。他是把一系列數(shù)字量形式的信號(hào)通過DAC轉(zhuǎn)換成模擬信號(hào)的合成技術(shù)。與其他頻率合成方法相比，該技術(shù)具有頻率轉(zhuǎn)換速度快(μs級(jí)到ns級(jí))，頻率分辨率高(達(dá)μHz級(jí))，而且切換頻率時(shí)相位保持連續(xù)。但雜散是DDS自身特點(diǎn)決定的，是不可避免的，所以成為限制DDS應(yīng)用的主要因素。

混合法則是指采用兩種及兩種以上的方法實(shí)現(xiàn)信號(hào)發(fā)生。任何一個(gè)頻率合成方法都有一定的局限性，因此，一個(gè)實(shí)用的頻率合成器，往往是各種頻率合成方案的有機(jī)組成，以解決寬頻帶覆蓋、頻率細(xì)調(diào)、抑制噪聲和簡化結(jié)構(gòu)等問題。所以本設(shè)計(jì)中，采用DDS+PLL技術(shù)實(shí)現(xiàn)一個(gè)寬頻帶的覆蓋。

2 DDS+PLL設(shè)計(jì)方案分析及性能特點(diǎn)介紹

DDS＋PLL組合系統(tǒng)基本原理是用一個(gè)低頻的DDS激勵(lì)或插入一個(gè)PLL系統(tǒng)，從而使DDS＋PLL系統(tǒng)輸出兼具DDS和PLL的優(yōu)點(diǎn)，實(shí)現(xiàn)高的頻率分辨率、高的轉(zhuǎn)換速率和較寬的輸出頻率范圍。DDS有輸出步長小而又有較低相噪的優(yōu)點(diǎn)，但同時(shí)又有雜散較多的缺點(diǎn)。而PLL在輸出步長小時(shí)，相位噪聲差，但他對(duì)雜散的抑制性能良好。所以DDS與PLL兩種頻率合成技術(shù)結(jié)合起來，是一種比較合理的頻率合成方案。

DDS激勵(lì)PLL是最簡單和最直接的組合方案，系統(tǒng)方案框圖如圖1所示。PLL設(shè)計(jì)成N倍頻環(huán)，DDS輸出通過帶通濾波器BPF后直接作為PLL的參考信號(hào)。加入帶通濾波器是為了抑制DDS的帶寬頻率雜散。

圖1 DDS激勵(lì)PLL系統(tǒng)框圖

當(dāng)環(huán)路鎖定時(shí)，合成器的輸出信號(hào)頻率和輸出信號(hào)頻率的分辨率分別為：

3 系統(tǒng)指標(biāo)

參考晶振：10 MHz；參考晶振相位噪聲：-145 dBc/Hz@10 kHz；輸出頻率范圍：5 020～5 380 MHz；相位噪聲≤-60 dBc/Hz@10 kHz；雜散抑制≤-50 dBc；頻率步進(jìn)：100 kHz。

4 DDS模塊和帶通濾波器的設(shè)計(jì)

4.1 DDS芯片AD9850的工作原理

隨著數(shù)字技術(shù)的飛速發(fā)展，產(chǎn)生了用數(shù)字控制方法從一個(gè)參考頻率源產(chǎn)生多種頻率的技術(shù)，即直接數(shù)字頻率合成器(DDS)。美國AD公司推出的高集成度AD9850便是典型產(chǎn)品之一。

AD9850采用CMOS工藝，其功耗在5 V供電時(shí)為380 mW，擴(kuò)展工業(yè)級(jí)溫度范圍為-40～+85 ℃，采用28腳SSOP表面封裝形式。AD9850內(nèi)含可編程DDS系統(tǒng)和高速比較器，能實(shí)現(xiàn)全數(shù)字編程控制的頻率合成。

AD9850在內(nèi)部集成了32位相位累加器、14位正弦查找表和高性能的10位D/A轉(zhuǎn)換器以及一個(gè)高速比較器，其原理框圖如圖2所示。其中相位累加器由一個(gè)加法器和一個(gè)32位相位寄存器組成，相位寄存器的輸出與外部相位控制字(5位)相加后作為正弦查找表的地址。每到來一個(gè)外部參考時(shí)鐘，相位寄存器便以步長M遞加。相位寄存器的輸出與相位控制字相加后可輸入到正弦查詢表地址上。正弦查詢表包含一個(gè)正弦波周期的數(shù)字幅度信息，每一個(gè)地址對(duì)應(yīng)正弦波中0°～360°范圍的一個(gè)相位點(diǎn)。查詢表把輸入地址的相位信息映射成正弦波幅度信號(hào)，然后驅(qū)動(dòng)DAC以輸出模式量，輸出2個(gè)互補(bǔ)的電流，其幅度可通過外接電阻(RSET)進(jìn)行調(diào)節(jié)。將DAC的輸出經(jīng)低通濾波器后接到高速比較器上即可輸出一個(gè)抖動(dòng)很小的方波。

圖2 AD9850原理框圖

所以，AD9850在接入精密時(shí)鐘源和寫入頻率控制字之后就可以產(chǎn)生一個(gè)頻率和相位都可編程控制的模擬正弦波輸出。例如，在125 MHz的時(shí)鐘下，32位的頻率控制字可使輸出分辨率達(dá)0.029 1 Hz，并具有5位相位控制字。

[BT3-*4]4.2 LC帶通濾波器的設(shè)計(jì)

為了保證DDS輸出的頻譜純度，頻率輸出需加一個(gè)帶通濾波器，用來抑制和消除來自DDS參考頻率的雜散。

LC濾波器適合精確濾波波形的應(yīng)用，工作頻率范圍從1 kHz～1.5 GHz。但是對(duì)于需要陡峭的邊緣的濾波波形(窄帶濾波)，LC濾波器是不合適的。

本人采用的是集總參數(shù)濾波器T型結(jié)構(gòu)的設(shè)計(jì)方法，如圖3所示。

圖3 LC帶通濾波器

LC帶通濾波器半節(jié)的L和C的計(jì)算比低通濾波器和高通濾波器復(fù)雜，元件個(gè)數(shù)要加倍，截止頻率變?yōu)閮蓚€(gè)，公式如下，即：



LS=R0(fH-fL)π2

CS=2fH-fLR0(fHfL)4π

LP=2R0(fH-fL)fHfL4π

CP=1R0(fH-fL)π2



式中，R0為濾波器輸入和輸出阻抗；fH為帶通濾波器上限截止頻率；fL為帶通濾波器下限截止頻率。

由于DDS的輸出頻率受到Nyquist采樣定理的限制，一般最高輸出只能取0.4fc，所以對(duì)10 MHz參考時(shí)鐘來說，其輸出范圍是0～4 MHz；另外，為了避開雜散比較大的點(diǎn)，例如與fc /3，fc /4，fc /5靠得比較近的頻點(diǎn)，在選擇DDS輸出頻率時(shí)盡量不要讓通帶跨越這些頻點(diǎn)。

5 PLL模塊的設(shè)計(jì)

5.1 芯片ADF4112的工作原理

ADF4112系列芯片是美國AD(Analog Devices)公司最新生產(chǎn)的電流型電荷泵數(shù)字鎖相式頻率綜合器芯片。他主要由4大部分構(gòu)成：

(1) 低噪聲鑒頻/鑒相器(PFD)。

(2) 可編程精密電荷泵(Charge Pump)。

(3) 可編程預(yù)置分頻器：主要由三個(gè)可編程計(jì)數(shù)器組成：A計(jì)數(shù)器(6位)、B計(jì)數(shù)器(13位)、雙模預(yù)置分頻器(P/P+1，P為預(yù)置分頻器的模)，這三類計(jì)數(shù)器執(zhí)行VCO輸出頻率到PFD的N分頻，實(shí)現(xiàn)N=BP+A的運(yùn)算；其中雙模預(yù)置分頻器有4種工作模式：8/9，16/17，32/32，64/65。

(4) 參考分頻器(R計(jì)數(shù)器，14位)：在PFD輸入端對(duì)參考頻率(fR)進(jìn)行選擇，鑒頻/相頻率fPFD=fR/R。

ADF4112具有3.0 GHz的頻率帶寬，電源電壓為2.7~5.5 V，獨(dú)立的電荷泵電源電壓(VP)，允許在3 V的系統(tǒng)中使用外部調(diào)諧電壓，充電泵電流可編程。ADF4112具有三線串行接口、模擬和數(shù)字鎖定檢測(cè)、硬件和軟件控制的低功耗模式。通過改變可編程分頻器(R)的值就可以改變輸出頻率，所有可編程數(shù)據(jù)都將通過三線(CLK，DATA和LE)接口寫入芯片內(nèi)的相應(yīng)寄存器中。

5.2 三階環(huán)路濾波器的設(shè)計(jì)和參數(shù)計(jì)算

環(huán)路濾波器LPF可以采用無源濾波器或有源濾波器，在這里選用無源濾波器。因?yàn)椋瑸榱双@得較高的邊帶抑制度，無源環(huán)路濾波器LPF僅需簡單的RC低通濾波器，而有源環(huán)路濾波器LPF卻往往要使用具有傳輸零點(diǎn)的高階LC低通濾波器，但是有源器件引入的相位噪聲過大，增益隨工藝、溫度的變化而波動(dòng)范圍較大，使得本身就比較“脆弱”的高階鎖相環(huán)的穩(wěn)定性變得更差。而使用高階無源濾波器卻可以達(dá)到電路結(jié)構(gòu)簡單、低噪聲、高穩(wěn)定度的目的。

系統(tǒng)的階次是一個(gè)重要參數(shù)。為了保證一定的響應(yīng)速度和陡峭的環(huán)路形狀(環(huán)路帶寬影響頻率合成器的相位噪聲)，要求系統(tǒng)至少為二階，但值得注意的是并不是階次越高越好，階次高了以后會(huì)影響系統(tǒng)的穩(wěn)定性。三階無源比例積分濾波器既可以有比較好的響應(yīng)速度，又可以不影響系統(tǒng)穩(wěn)定性。他的連接如圖4所示。[LL]

圖4 三階環(huán)路濾波器

環(huán)路濾波器的傳遞函數(shù)為：



Z(S)=τS+1SC11+C2C1+C3C1\\[B(τS)2+A(τS)+1\\]



式中:



A=1+bτ2τ1+C2C11+b，

B=b1 + b #8226; τ2 τ #8226; C2 C1 

τ=R1C1， τ2=R3C3，

b=C1C2+C3



相位裕量為：PM=tan-1(τω)-tan-1A(τω)1-B(τω)2

在環(huán)路達(dá)到最大相位裕量時(shí)，環(huán)路帶寬為：

[HT6]

ω[WB]=1τ#8226;

[DW] 122B+AB+A-A2B(B-A)+2B+AB+A-A2B(B-A)-4(1-A)B(B-A)



經(jīng)過分析，可以得到以下簡化公式：



A=11+b

ω=1τ1A1+bτ

IP2π#8226;KVCONb1+bC1τ2b+1

PMmaxtan-11+b-tan-111+b



環(huán)路濾波器應(yīng)該設(shè)計(jì)成50°的相位裕量，同時(shí)，選定環(huán)路帶寬ω=20 kHz。由此，代入以上公式計(jì)算出C1=412 pF，C2=43 pF，C3=20 pF，R1=53 kΩ，R2=3.3 kΩ。

5.3 壓控振蕩器(VCO)的選擇及參數(shù)指標(biāo)

經(jīng)過反復(fù)比較，選擇了一款性價(jià)比比較高的壓控振蕩器：河北博威集成電路有限公司生產(chǎn)的一款表面貼裝壓控振蕩器MVCO1760。他的性能特點(diǎn)是：低相位噪聲；線性調(diào)諧；與國際標(biāo)準(zhǔn)封裝一致，可互換使用；50 Ω阻抗匹配，電性能穩(wěn)定可靠。

功能指標(biāo)：

頻率范圍：1 730～1 790 MHz；工作電壓VCC:5 V；電調(diào)電壓VT:0.5～4.5 V；輸出功率Po:0±2 dBm；調(diào)諧靈敏度(壓控系數(shù)KVCO)：30 MHz/V；相位噪聲：-100 dBc/Hz@10 kHz，-140 dBc/Hz@1 MHz。

6 功率放大器的選擇和應(yīng)用

因?yàn)锳D9850的DAC輸出的功率實(shí)際上很小，再經(jīng)過濾波器后，又會(huì)衰減幾個(gè)dB，所以無法滿足ADF4112的鑒相器對(duì)參考頻率信號(hào)對(duì)功率的要求(最小功率為-5 dBm)，而且不利于控制相噪或雜散，因此在DDS輸出濾波后還必須加一級(jí)放大電路，可選用SGA3486放大器。電路接法如圖5所示。

圖5 功率放大器電路

SGA3486的特點(diǎn)是：

(1) 單電源供電；

(2) 高增益，小信號(hào)增益為850 MHz時(shí)是21.2 dB;1 950 MHz時(shí)是18 dB；2 400 MHz是16.5 dB。

(3) 輸出功率高。

7 倍頻器的選擇

DDS激勵(lì)PLL的方案合成了S波段的基準(zhǔn)信號(hào)，為了達(dá)到整個(gè)系統(tǒng)的設(shè)計(jì)要求，就需要經(jīng)一級(jí)二倍頻放大輸出到C波段，整個(gè)系統(tǒng)輸出頻率為f0 =MNfDDS (其中N為PLL的分頻比，M為倍頻次數(shù))。經(jīng)過實(shí)驗(yàn)，倍頻器HMC189MS8的輸入功率要求為+10～+15 dBm，倍頻輸出也有很多雜波，所以需要加帶通濾波器抑制來滿足系統(tǒng)的要求。

8 測(cè)試結(jié)果

用HP8564E(30～40 GHz)頻譜分析儀測(cè)試表明：本

頻率合成器在保證小步進(jìn)的同時(shí)，中心頻率在52 GHz時(shí)，輸出頻譜特性良好，在3種情況下的相位噪聲分別為： -71.29 dBc/Hz@10 Hz；-85.81 dBc/Hz@20 Hz；-92.34 dBc/Hz@1 kHz。限于篇幅，這里未給出相應(yīng)的圖例。

9 結(jié) 語

測(cè)試表明：基于DDS+PLL技術(shù)的頻率合成器，可以工作在比較高的微波頻段、頻帶范圍寬、頻率分辨率高、雜散抑制度高。但是，還存在一些仍然亟待解決的問題，比如輸出功率偏低，應(yīng)該加一級(jí)放大濾波電路來提升功率，在本設(shè)計(jì)的后續(xù)改進(jìn)工作中采用了Hittite公司生產(chǎn)的HMC406MS8G功率放大器。

參 考 文 獻(xiàn)

［1］雷振亞.射頻/微波電路導(dǎo)論［M］.西安:西安電子科技大學(xué)出版社，2005.

［2］陳邦媛.射頻通信電路［M］.2版.北京:科學(xué)出版社，2002.

［3］\\[美\\] Jon B.Hagen.射頻電子學(xué)［M］.北京:機(jī)械工業(yè)出版社，2005.

［4］鄧建平，胡澤賓，趙惠昌.基于ADF4113的本振掃頻源的設(shè)計(jì)與實(shí)現(xiàn)［J］.現(xiàn)代雷達(dá)，2006，28(12):116-118.

［5］陳興華，蔡競(jìng)業(yè)，任威，等.單本振二次變頻方案淺析［J］.電訊技術(shù)，2007，47(1):127-130.

［6］楊建軍.DDS+PLL組合系統(tǒng)及實(shí)例［J］.電訊技術(shù)，2001，41(1):72-74.

［7］吳世杰.二次變頻通信系統(tǒng)中的頻率配置設(shè)計(jì)［J］.無線電通信技術(shù)，1999，25(6):7-10，36.

作者簡介

雷 梁 男，1981年出生，湖北宜昌人，碩士研究生。主要從事嵌入式無線通信方面的研究。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。