摘 要：轉(zhuǎn)置存儲(chǔ)器 (CTM)是合成孔徑雷達(dá)(SAR)實(shí)時(shí)處理器的一個(gè)重要組成部分，本文提出了在基于FPGA和 DDR2 SDRAM的實(shí)時(shí)成像系統(tǒng)中CTM的設(shè)計(jì)方法，詳述了其功能和設(shè)計(jì)思想，并使用ALTERA的EP2S60F1020C5 FPGA和SAMSUNG的M378T6553CZ3 DDR2 SDRAM進(jìn)行了實(shí)現(xiàn)和驗(yàn)證，同時(shí)給出了設(shè)計(jì)與實(shí)現(xiàn)中應(yīng)注意的若干問(wèn)題。

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關(guān)鍵詞：轉(zhuǎn)置存儲(chǔ)器；合成孔徑雷達(dá)；可編程邏輯器件；DDR2 SDRAM控制器

中圖分類(lèi)號(hào)：TN41，TP33 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004373X(2008)0104803

Realization of CTM in SAR Imaging System Based on DDR2 SDRAM and FPGA

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BAI Hailong，QUAN Yinghui，WANG Hongxian，WANG Tong

(National Key Lab. of Radar Signal Processing，Xidian University，Xi′an，710071，China)

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Abstract：The Corner Turning Memory(CTM) is the most important portion of real-time SAR imaging system.In this article，the FPGA-based character of CTM are introduced，then the main structures and design anamnesis of CTM is discussed as well as its simulation and validation on StratixII EP2S60F1020C5 and Samsung K4T1G084QC.Also some key points is given in realization on FPGA，the last result show the feasibility of design.

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Keywords：corner turning memory;SAR;FPGA;DDR2 SDRAM controller

1 引 言

合成孔徑雷達(dá)(Synthetic Aperture Radar，SAR)成像信號(hào)處理的特點(diǎn)是運(yùn)算復(fù)雜，數(shù)據(jù)量大，這就要求系統(tǒng)在進(jìn)行快速運(yùn)算的同時(shí)能進(jìn)行大數(shù)據(jù)量的快速傳輸和存儲(chǔ)。轉(zhuǎn)置存儲(chǔ)器 (Corner Turning Memory，CTM)是合成孔徑雷達(dá)實(shí)時(shí)處理器的一個(gè)重要組成部分，他實(shí)現(xiàn)將距離向壓縮處理后的數(shù)據(jù)按幀進(jìn)行轉(zhuǎn)置，以適應(yīng)方位壓縮的需要。此間高達(dá)數(shù)百M(fèi)B的數(shù)據(jù)吞吐對(duì)轉(zhuǎn)置存儲(chǔ)器的速度和容量都有較高的要求。

當(dāng)前通用的方法是使用DSP作為成像處理的核心，配合DSP內(nèi)建的SDRAM控制器，使用軟件的方法，利用SDRAM對(duì)數(shù)據(jù)進(jìn)行轉(zhuǎn)置運(yùn)算。隨著國(guó)防及國(guó)土資源探測(cè)領(lǐng)域?qū)AR微型化、迷你化的需求越來(lái)越強(qiáng)烈，采用DSP的SAR系統(tǒng)無(wú)論是功耗、體積還是抗輻射等方面都不能滿(mǎn)足這種趨勢(shì)的要求，必須采用新型的器件在不降低運(yùn)算能力的前提下降低功耗、增加集成度以達(dá)到SAR系統(tǒng)的微型化。

可編程邏輯陣列(FPGA)經(jīng)過(guò)數(shù)十年的發(fā)展，功能日趨完善。當(dāng)前主流的FPGA內(nèi)部集成大量的乘法器、RAM甚至處理器核，連同基于數(shù)據(jù)流的強(qiáng)大定點(diǎn)處理能力使FPGA在信號(hào)處理領(lǐng)域異軍突起。同時(shí)，F(xiàn)PGA具有軍品級(jí)的產(chǎn)品，可以滿(mǎn)足航空航天等極端環(huán)境下的系統(tǒng)級(jí)應(yīng)用。本文將討論基于FPGA和DDR2 SDRAM的SAR成像系統(tǒng)設(shè)計(jì)，主要包括DDR2 SDRAM控制器的FPGA實(shí)現(xiàn)和其在CTM方面的具體應(yīng)用。

2 基于FPGA的SAR成像信號(hào)處理機(jī)介紹

本系統(tǒng)是一個(gè)通用的基于FPGA的雷達(dá)成像數(shù)字信號(hào)處理機(jī)，板卡結(jié)構(gòu)如圖1所示。

板卡選用4片ALTERA公司Stratix II系列的EP2S60F1024C5高性能FPGA作為主處理單元。而考慮到SAR成像、匹配等算法大數(shù)據(jù)量的存儲(chǔ)與轉(zhuǎn)化，板卡選用SAMSUNG的K4T1G084QC大容量高速DDR2 SDRAM作為存儲(chǔ)器，每個(gè)用戶(hù)可編程的FPGA可訪問(wèn)的RAM容量最高達(dá)1 GB，并擁有32 GB/s@400 MHz的數(shù)據(jù)傳送率。同時(shí)，4片F(xiàn)PGA以環(huán)形的拓?fù)浣Y(jié)構(gòu)通過(guò)32 b LVDS雙向連接以滿(mǎn)足并行運(yùn)算的要求。這樣，可在線重構(gòu)的大規(guī)模高性能FPGA配合高容量高帶寬的DDR2 SDRAM可以完成所需的彈載SAR的實(shí)時(shí)仿真驗(yàn)證。另外，板卡采用66 MHz，64 b的PCI橋接芯片PCI9656和主機(jī)進(jìn)行通信，一片F(xiàn)LASH配合非易失的CPLD控制對(duì)4片F(xiàn)PGA的配置。

相對(duì)于基于DSP的SAR成像系統(tǒng)，基于FPGA的SAR成像信號(hào)處理板卡在帶來(lái)各種性能提升的同時(shí)也有開(kāi)發(fā)困難的缺點(diǎn)。其中，基于DDR2 SDRAM的SAR成像轉(zhuǎn)置存儲(chǔ)器的FPGA實(shí)現(xiàn)便是本系統(tǒng)的重點(diǎn)和難點(diǎn)之一。

3 FPGA中DDR2 SDRAM控制器的設(shè)計(jì)

3.1 DDR2 SDRAM概述

在當(dāng)前流行的存儲(chǔ)器中，DRAM相對(duì)SRAM來(lái)說(shuō)具有簡(jiǎn)單的結(jié)構(gòu)，同時(shí)對(duì)于FLASH又具有高的即時(shí)存取速度。但是因其結(jié)構(gòu)的特殊性，需要周期性地對(duì)存儲(chǔ)單元進(jìn)行刷新來(lái)保持信息，這就限制了DRAM的應(yīng)用。隨著微電子技術(shù)的不斷發(fā)展，集成同步控制邏輯和定時(shí)刷新邏輯的SDRAM克服了DRAM的缺點(diǎn)走向主流應(yīng)用平臺(tái)。而其繼任者DDR SDRAM、DDR2 SDRAM更在前代的基礎(chǔ)上引入新的特性，占領(lǐng)了主要的隨機(jī)存儲(chǔ)器市場(chǎng)。

DDR2 SDRAM器件使用DDR架構(gòu)實(shí)現(xiàn)高速運(yùn)行，同時(shí)采用SSTL18-class2低電壓IO標(biāo)準(zhǔn)降低功耗并增強(qiáng)信號(hào)完整性。存儲(chǔ)器使用控制器提供的差分時(shí)鐘，命令在時(shí)鐘的每個(gè)上升沿寄存。雙向數(shù)據(jù)選通脈沖(DQS)與接收端中的用于采樣的數(shù)據(jù)一起傳輸。DQS是一個(gè)選通脈沖，在讀取期間由 DDR2 SDRAM器件傳輸，在寫(xiě)入期間由控制器傳輸。DQS與用于讀取的數(shù)據(jù)邊沿對(duì)準(zhǔn)，與用于寫(xiě)入的數(shù)據(jù)中心對(duì)準(zhǔn)。對(duì)DDR2 SDRAM器件的讀取和寫(xiě)入訪問(wèn)為突發(fā)式，訪問(wèn)以激活命令寄存開(kāi)始，然后是讀取或?qū)懭朊睢Ｔ诩せ蠲钕录拇娴牡刂肺挥糜谶x擇要訪問(wèn)的組和行，在讀取或?qū)懭朊钕录拇娴牡刂肺挥糜跒橥话l(fā)訪問(wèn)選擇組和起始列位置。

3.2 DDR2 SDRAM的初始化時(shí)序和指令系統(tǒng)

相對(duì)于前代，DDR2 SDRAM 創(chuàng)新性的加入了片內(nèi)端接電阻(ODT)、CAS附加延遲(Posted CAS Additive Letency)等特性。前者使用可配置的片內(nèi)端接，簡(jiǎn)化了PCB的設(shè)計(jì)；后者可以在AL時(shí)鐘周期內(nèi)延遲DDR2 SDRAM的內(nèi)部指令，優(yōu)先載入讀取指令而無(wú)須等待行激活延時(shí)，從而提高對(duì)DDR2 SDRAM的讀寫(xiě)訪問(wèn)效率。這些特性一般都是在DDR2 SDRAM的初始化過(guò)程中通過(guò)設(shè)置模式寄存器來(lái)實(shí)現(xiàn)的。DDR2 SDRAM的初始化時(shí)序如圖2所示。

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初始化進(jìn)程通過(guò)對(duì)一個(gè)內(nèi)部模式寄存器和3個(gè)外部模式寄存器的設(shè)置來(lái)定義DDR2 SDRAM的具體運(yùn)行模式，包括突發(fā)長(zhǎng)度、突發(fā)類(lèi)型、DLL使能、驅(qū)動(dòng)輸出強(qiáng)度等。這些參數(shù)根據(jù)所使用的內(nèi)存芯片由其DATASHEET給出。

初始化時(shí)序結(jié)束后，控制器即可以對(duì)DDR2 SDRAM進(jìn)行存取操作。激活(Active)目標(biāo)行(Row)是所有的讀寫(xiě)命令的先導(dǎo)，而又以對(duì)該行的預(yù)充電(Precharge)結(jié)束。行被激活后，讀取或?qū)懭朊罹涂梢园凑誸RCD指標(biāo)發(fā)送到行。讀寫(xiě)命令用于發(fā)起對(duì)活動(dòng)行的突發(fā)式讀取訪問(wèn)，BA0和BA1上的值選擇組地址，A0~Ai上提供的地址輸入選擇起始列位置。讀寫(xiě)突發(fā)結(jié)束后，只要還未預(yù)充電，此行仍可用于后面的訪問(wèn)。DDR2器件需周期性刷新，控制器使用一個(gè)刷新計(jì)時(shí)器每隔78 μs對(duì)DDR2 SDRAM發(fā)起自動(dòng)刷新指令。自動(dòng)刷新命令在此控制器設(shè)計(jì)中擁有最高優(yōu)先級(jí)。DDR2 SDRAM的指令系統(tǒng)如表1所示。

3.3 在FPGA中設(shè)計(jì)DDR2 SDRAM控制器

根據(jù)DDR2 SDRAM使用接口時(shí)鐘雙沿采樣指令、DQS雙沿采樣數(shù)據(jù)的特點(diǎn)，控制器主要由控制(Controller)模塊和數(shù)據(jù)通路(Data Path)模塊組成。控制模塊實(shí)現(xiàn)功能為：在系統(tǒng)上電時(shí)對(duì)DDR2 SDRAM進(jìn)行初始化，在系統(tǒng)正常工作時(shí)把本地的讀寫(xiě)請(qǐng)求解析成DDR2 SDRAM物理接口命令，并控制數(shù)據(jù)通路按照接口時(shí)序發(fā)送接收數(shù)據(jù)、定時(shí)發(fā)送刷新指令等。模塊的狀態(tài)機(jī)轉(zhuǎn)移如圖3所示。

數(shù)據(jù)通路是本地端和存儲(chǔ)器端的橋接接口。因?yàn)镈DR2 SDRAM的數(shù)據(jù)工作在雙倍數(shù)率下，本地的數(shù)據(jù)總線的位寬是存儲(chǔ)器端數(shù)據(jù)總線的2倍。鎖相環(huán)(PLL)模塊用于為控制模塊和數(shù)據(jù)通路模塊提供同步的時(shí)鐘。這里還使用反饋時(shí)鐘配合一個(gè)額外的鎖相環(huán)模塊，用于重同步讀回?cái)?shù)據(jù)。數(shù)據(jù)通路的框圖如圖4所示。

4 CTM的設(shè)計(jì)

經(jīng)典R-D SAR成像算法的本質(zhì)是實(shí)現(xiàn)距離壓縮和方位壓縮，距離向壓縮輸出的離散數(shù)據(jù)可以看成是一個(gè)按行輸出的矩陣，之后的方位向壓縮需要按列進(jìn)行處理。CTM 作為一個(gè)獨(dú)立的部件正是為了適應(yīng)成像處理器中方位處理部分對(duì)輸入數(shù)據(jù)的要求，將距離向處理后的數(shù)據(jù)重新排序，使得沿著距離向順序輸入的數(shù)據(jù)變換成沿著方位向順序輸出。

對(duì)于單幀圖像數(shù)據(jù)的轉(zhuǎn)置，在算法上是輸入數(shù)據(jù)流到存儲(chǔ)器的映射和存儲(chǔ)器到輸出數(shù)據(jù)流的映射，這兩個(gè)映射通過(guò)對(duì)存儲(chǔ)器的讀寫(xiě)操作來(lái)實(shí)現(xiàn)，實(shí)現(xiàn)這兩個(gè)映射必須保證對(duì)存儲(chǔ)器的讀寫(xiě)操作不能沖突。另外，SAR圖像處理中相鄰幀圖像數(shù)據(jù)是相關(guān)的，在R-D算法中，正確的方位壓縮運(yùn)算要用到相鄰兩幀圖像數(shù)據(jù)。而且為了保證對(duì)一幀圖像數(shù)據(jù)方位向處理的同時(shí)并行地對(duì)下一幀圖像數(shù)據(jù)進(jìn)行距離向處理，就必須對(duì)數(shù)據(jù)進(jìn)行分頁(yè)式存儲(chǔ)。

本文采用了三頁(yè)式的設(shè)計(jì)，CTM的結(jié)構(gòu)如圖5所示。將存儲(chǔ)器按照實(shí)際的需求分為A、B、C 三頁(yè)，在每頁(yè)將距離壓縮后每個(gè)距離向的數(shù)據(jù)按行的方式存儲(chǔ)，而列的長(zhǎng)度為方位向采樣的一半，按行寫(xiě)入而按列讀出。這樣，在寫(xiě)入A頁(yè)的同時(shí)，可以讀B、C頁(yè)；寫(xiě)入B頁(yè)的同時(shí)，可以讀A、C頁(yè)；寫(xiě)入C頁(yè)的同時(shí)，可以讀A、B頁(yè)。這樣輪轉(zhuǎn)式對(duì)存儲(chǔ)器的操作在實(shí)現(xiàn)矩陣轉(zhuǎn)置的同時(shí)以最小的代價(jià)保證了距離向和方位向的并行處理。

5 CTM基于DDR2 SDRAM和FPGA的實(shí)現(xiàn)

CTM的實(shí)現(xiàn)基于FPGA邏輯對(duì)DDR2 SDRAM地址的控制。本系統(tǒng)實(shí)現(xiàn)的一種成像算法為距離向8 192點(diǎn)采樣數(shù)據(jù)，每個(gè)數(shù)據(jù)占用2 B RAM，則每個(gè)距離向的數(shù)據(jù)需要16 384 B的RAM。方位向合成孔徑長(zhǎng)度為4 096點(diǎn)采樣數(shù)據(jù)，每個(gè)數(shù)據(jù)同樣是占用2 B RAM，需要8 192 B的RAM。根據(jù)上述方法對(duì)存儲(chǔ)器分頁(yè)，每頁(yè)的一行為8 192 B，一列的長(zhǎng)度為2 048 B，則CTM共需8 192*4 096*3*2=192 MB的存儲(chǔ)器空間。整個(gè)設(shè)計(jì)的讀寫(xiě)仿真時(shí)序如圖6所示。

在設(shè)計(jì)的實(shí)現(xiàn)過(guò)程中，需要特別注意以下問(wèn)題：

(1) FPGA已經(jīng)針對(duì)DDR2 SDRAM提供了相應(yīng)的I/O電平標(biāo)準(zhǔn)SSTL18[CD#*2]class II和相應(yīng)的I/O Bank。因?yàn)槊總€(gè)參考電平管腳只能關(guān)聯(lián)最多20個(gè)SSTL18電平輸入輸出，在做PCB設(shè)計(jì)時(shí)要在仿真的基礎(chǔ)上分配相應(yīng)的管腳，避免超出限制。

(2) 在做PCB時(shí)應(yīng)針對(duì)DDR2 SDRAM數(shù)據(jù)和控制信號(hào)在SDRAM端進(jìn)行飛越式(Fly-By)并行端接，以盡可能地保證信號(hào)完整性，提高工作頻率。

(3) 在FPGA開(kāi)發(fā)環(huán)境中打開(kāi)SDRAM信號(hào)引腳的串行端接電阻(25 Ω)。注意根據(jù)器件DATASHEET的具體時(shí)序要求設(shè)計(jì)控制電路。

(4) 存儲(chǔ)器片上DLL有工作時(shí)鐘范圍的限制，調(diào)試時(shí)工作時(shí)鐘不能太低，否則會(huì)引起DLL不能同步時(shí)鐘而引起器件工作失常。

6 結(jié) 語(yǔ)

此設(shè)計(jì)實(shí)例現(xiàn)已應(yīng)用于本所上述基于FPGA的SAR成像系統(tǒng)。經(jīng)過(guò)長(zhǎng)時(shí)間實(shí)際運(yùn)行的檢驗(yàn)，CTM穩(wěn)定工作在200 MHz下，64位數(shù)據(jù)最大總線傳輸率達(dá)到32 GB/s。在以后的改進(jìn)設(shè)計(jì)中，通過(guò)換用更高速度等級(jí)的FPGA并優(yōu)化系統(tǒng)，可以達(dá)到更高的存儲(chǔ)帶寬。

針對(duì)SAR系統(tǒng)通過(guò)FPGA集成而小型化的趨勢(shì)，本文設(shè)計(jì)了一種基于DDR2 SDRAM和FPGA的SAR成像轉(zhuǎn)置存儲(chǔ)器。本設(shè)計(jì)使用當(dāng)前主流的器件，通過(guò)模塊化的設(shè)計(jì)方法，縮短了設(shè)計(jì)時(shí)間并達(dá)到了理想的性能。

參 考 文 獻(xiàn)

［1］保錚，邢孟道，王彤.雷達(dá)成像技術(shù)[M].北京:電子工業(yè)出版社，2005.

［2］夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京:北京航空航天大學(xué)出版社，2003.

［3］Gang Ren，Jizhong Han，Chengde Han.CTM on Multiprocessor:Solution for Bottleneck of SAR.Proceedings of ICSP2000 ，IEEE.

［4］Stratix II Device Handbook[Z].Altera Corporation，2006.

［5］全英匯，王宏現(xiàn)，邢孟道.分布式多DSP系統(tǒng)的CPCI總線接口設(shè)計(jì)和驅(qū)動(dòng)開(kāi)發(fā)［J］.現(xiàn)代電子技術(shù)，2006，29(20):91-93.

［6］邢孟道.基于實(shí)測(cè)數(shù)據(jù)的雷達(dá)成像算法研究[D].西安:西安電子科技大學(xué)，2002.

作者簡(jiǎn)介 白海龍 男，1982 年出生，河南駐馬店人，碩士研究生。主要研究方向?yàn)閿?shù)字系統(tǒng)設(shè)計(jì)與高速實(shí)時(shí)信號(hào)處理。

全英匯 男，1981年出生，浙江麗水人，博士研究生。主要研究方向?yàn)槔走_(dá)成像信號(hào)處理。

王虹現(xiàn) 男，1979年出生，河南商丘人，博士研究生。主要研究方向?yàn)槔走_(dá)成像與高速實(shí)時(shí)信號(hào)處理。

王 彤 男，1974年出生，陜西西安人，教授。主要研究方向?yàn)槔走_(dá)成像、地面動(dòng)目標(biāo)檢測(cè)和空時(shí)二維信號(hào)處理。

注：“本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文?！?/p>