摘 要：DDS技術(shù)應(yīng)用廣泛，設(shè)計(jì)和實(shí)現(xiàn)DDS的方法有多種，隨著EDA技術(shù)和FPGA器件的發(fā)展，應(yīng)用FPGA實(shí)現(xiàn)DDS具有靈活性好、價(jià)格較低、研制周期短等優(yōu)點(diǎn)。DSP Builder是Altera公司的系統(tǒng)級DSP開發(fā)軟件，應(yīng)用DSP Builder設(shè)計(jì)DDS，可根據(jù)DDS原理實(shí)現(xiàn)模塊化設(shè)計(jì)，使設(shè)計(jì)更為直觀和簡化，結(jié)合Matlab軟件的設(shè)計(jì)與調(diào)試功能，使系統(tǒng)仿真更為簡便。將設(shè)計(jì)下載到硬件中運(yùn)行，測試結(jié)果表明，應(yīng)用DSP Builder設(shè)計(jì)DDS方案切實(shí)可行，輸出波形頻率范圍較寬，波形穩(wěn)定度和分辨率較高。

關(guān)鍵詞：DDS；DSP Builder；Matlab仿真；測試

中圖分類號：TN911 文獻(xiàn)標(biāo)識碼：B 文章編號：1004373X(2008)1714803

Design and Implementation of DDS Based on DSP Builder

LUO Hanjun1，LIU Mingwei1，LING Yafeng2

(1.College of Physical，Hunan University of Science and Technology，Xiangtan，411201，China；

2.College of Opto-electric Science and Engineering，National University of Defence Technology，Changsha，410073，China)

Abstract：DDS has extensive applications，there are many approaches of designing and implementing DDS，with developments of the EDA technology and FPGA device，it is more easy，flexible and speedy，if using FPGA for DDS′design and implementation.DSP Builder is an Altera Corporation′s system class DSP design software，utilizing it for DDS，it becomes more easy and intuitionistic when simulating the design because of using Matlab.By downloading the design into FPGA for working，testing results indicates:using DSP Builder for DDS design is feasible，output frequency is comparative broad，output wave stabilization and frequency resolution are comparative high.

Keywords：DDS;DSP Builder;Matlab simulation;testing

DDS(Direct Digital Synthesizer，直接數(shù)字合成器)是繼直接頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù)，具有易于程控，相位連續(xù)，輸出頻率穩(wěn)定度高，頻率轉(zhuǎn)換速度快和分辨率高等優(yōu)點(diǎn)。在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計(jì)中，DDS廣泛用于接收機(jī)本振、信號發(fā)生器、儀器、跳頻通信系統(tǒng)、雷達(dá)系統(tǒng)等，因此有多家器件公司先后推出了多種DDS專用電路芯片^［1，2］，如AD7008，AD9852，AD9955等，專用DDS芯片由于采用了特定工藝，其固定的控制方式使其在工作方式、頻率控制等方面有時(shí)與實(shí)際系統(tǒng)的要求差距較大，并不能滿足所有要求。DDS中幾乎所有部件都屬于數(shù)字信號處理器件，所有可采用FPGA器件實(shí)現(xiàn)，利用FPGA可以較好地設(shè)計(jì)出符合用戶系統(tǒng)需要的DDS系統(tǒng)，較好地解決了專用DDS靈活性差的問題^［3-7］。本文應(yīng)用模塊化的設(shè)計(jì)方法，應(yīng)用Altera公司的Cyclone器件和DSP Builder軟件，設(shè)計(jì)出具有較高的頻率分辨率和穩(wěn)定性，能夠?qū)崿F(xiàn)頻率及相位快速切換的DDS信號源。在DDS的FPGA設(shè)計(jì)中，將Matlab仿真與FPGA設(shè)計(jì)相結(jié)合，使FPGA的波形仿真較為直觀，大大縮短了DDS設(shè)計(jì)和調(diào)試時(shí)間。

1 DDS原理

DDS結(jié)構(gòu)見圖1，由相位累加器、相位調(diào)制器、正弦ROM查找表、D/A構(gòu)成^［1-7］。相位累加器是整個(gè)DDS的核心，它由一個(gè)累加器和一個(gè)N位相位寄存器組成，每來一個(gè)時(shí)鐘脈沖，相位寄存器以相位步長M增加，相位寄存器的輸出與相位控制字相加，完成相位累加運(yùn)算，其結(jié)果作為正弦查找表的地址，正弦ROM查找表內(nèi)部存有一個(gè)完整周期正弦波的數(shù)字幅度信息，每個(gè)查找表地址對應(yīng)正弦波中0°~360°范圍的一個(gè)相位點(diǎn)，查找表把輸入的地址信息映射成正弦波幅度信號，通過D/A輸出，經(jīng)低通濾波器后，即可得一純凈的正弦波。輸出頻率為fout=M/2N·fc，其中fc是系統(tǒng)時(shí)鐘，DDS的最小分辨率為Δfmin=fc/2N，所以只要累加器位數(shù)N足夠大，就可得到所需的頻率分辨率。由于DDS的最大輸出頻率受奈奎斯特抽樣定理限制，最高輸出頻率為foutmax=fc/2，在實(shí)際應(yīng)用中一般只達(dá)0.4·f。

圖1 DDS原理結(jié)構(gòu)圖

2 利用DSP Builder設(shè)計(jì)DDS

DSP Builder是Altera公司的一款將MathWorks Matlab和Simulink系統(tǒng)級設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起的設(shè)計(jì)軟件，DSP Builder是Matlab的一個(gè)Simulink工具箱，用于圖形化建模仿真，功能非常強(qiáng)大。

根據(jù)DDS原理建立圖2的DDS模型，電路模塊全部采用無符號數(shù)，頻率字為32 b，相位字為16 b，分別控制輸出正弦波的頻率和相位變化。由AltBus、Parallel Adder Subtractor、Delay構(gòu)成相位累加器，正弦查找表模塊LUT計(jì)算式為：511*sin(［0:2*pi/(2^10):2*pi］)+512。在Simulink中仿真，仿真結(jié)果見圖3，可見，DDS在頻率字和相位字的控制下，可以得到標(biāo)準(zhǔn)正弦波輸出^［4，7］。

圖2 DDS系統(tǒng)模型圖3 基本DDS系統(tǒng)仿真波形為便于在FPGA硬件平臺上實(shí)現(xiàn)與測試DDS系統(tǒng)，將上述DDS系統(tǒng)模型生成一個(gè)子系統(tǒng)DDS_Subsystem，要注意將子系統(tǒng)的“Mask type”設(shè)置為“Subsystem AlteraBlockset”，并編寫一個(gè)dds_test.vhd程序，將按鍵信號轉(zhuǎn)化為頻率字，并在數(shù)碼管上顯示。利用Altera工具箱中的SubsystemBuilder模塊，生成dds_test模塊，最后可實(shí)現(xiàn)硬件測試的DDS完整模型見圖4。

圖4 導(dǎo)入測試模塊的DDS系統(tǒng)模型

3 DDS系統(tǒng)實(shí)現(xiàn)與測試

打開Signal Compiler模塊將DDS系統(tǒng)模型文件轉(zhuǎn)換為QuartusⅡ工程，然后啟動(dòng)QuartusⅡ工程，建立一頂層圖，建立相關(guān)模塊，最終設(shè)計(jì)見圖5。其中鎖相環(huán)PLL提供給DDS系統(tǒng)和片外D/A時(shí)鐘，key［7..0］通過按鍵輸入頻率字，seg［7..0］和dig［7..0］控制數(shù)碼管顯示當(dāng)前頻率字，sinout［9..0］為10位波形數(shù)據(jù)輸出，數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換電路和低通濾波電路變換為模擬正弦信號輸出，D/A使用TI公司的125 MSPS單路10 b器件THS5615A。工程采用Cyclone器件EP1C6Q240C8，整個(gè)工程資源使用率僅為6%，有效地降低了FPGA器件的占用面積。將工程下載到芯片中運(yùn)行，用示波器測量4.8 MHz正弦波見圖6。

圖5 DDS系統(tǒng)頂層圖圖6 實(shí)測的4.8 MHz正弦波形實(shí)測的正弦波輸出頻率范圍和幅度頻率關(guān)系測試見表1，穩(wěn)定度測試見表2。測量結(jié)果表明正弦波的頻率輸出范圍可達(dá)1 kHz~15 MHz，步進(jìn)可達(dá)1 Hz，穩(wěn)定度通過頻率穩(wěn)定度計(jì)算公式|f－f0|f0×100%(式中f為平均頻率，f0為標(biāo)稱頻率)計(jì)算可達(dá)10－4水平^［5］。

表1 輸出正弦波頻率、幅度對應(yīng)關(guān)系

頻率幅度頻率幅度頻率幅度2 kHz820 MV150 kHz844 MV6 MHz266 MV5 kHz810 MV200 kHz800 MV9 MHz179 MV10 kHz800 MV500 kHz832 MV10 MHz150 MV20 kHz996 MV1 MHz824 MV12 MHz121 MV50 kHz1.00 V5 MHz314 MV15 MHz96 mV

表2 輸出頻率穩(wěn)定度測試

標(biāo)稱頻率實(shí)測頻率一次二次三次平均頻率頻率

穩(wěn)定度480 kHz480.0 kHz480.3 kHz480.1 kHz480.2 kHz0.000 421.2 MHz1.200 MHz1.202 MHz1.196 MHz1.199 3 MHz0.000 582.4 MHz2.407 MHz2.403 MHz2.397 MHz2.402 3 MHz0.000 964.8 MHz4.792 MHz4.801 MHz4.796 MHz4.796 3 MHz0.000 7712 MHz12.00 MHz11.93 MHz11.98 MHz11.97 MHz0.0025

4 結(jié) 語

本文介紹了一種利用DSP Builder的DDS實(shí)現(xiàn)方案，使用該方案設(shè)計(jì)思路簡單、靈活實(shí)用，可根據(jù)需要改變ROM查找表波形數(shù)據(jù)即可方便地實(shí)現(xiàn)任意波形的輸出，只要將此DDS系統(tǒng)稍加修改，即可方便地產(chǎn)生2FSK，2PSK等數(shù)字調(diào)制信號和掃頻信號^{［4，7］}，采用具有相對獨(dú)立功能的電路模塊或子系統(tǒng)進(jìn)行DDS設(shè)計(jì)，使DDS系統(tǒng)的實(shí)現(xiàn)在資源占用、時(shí)序等方面都得到了優(yōu)化，同時(shí)所需的外圍電路也較為簡單，從測試的結(jié)果看，此DDS系統(tǒng)頻譜較寬，分辨率和穩(wěn)定度較高，具有良好的實(shí)用性和性價(jià)比。

參 考 文 獻(xiàn)

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