摘 要：觸發(fā)器性能和功耗的提高對整個電路的設(shè)計有極其重要的作用，為了設(shè)計出高性能低功耗的電路，優(yōu)化觸發(fā)器性能和功耗的設(shè)計顯得極為重要。對觸發(fā)器的各種參數(shù)進(jìn)行闡述，對一些典型的觸發(fā)器進(jìn)行分析和比較，對有關(guān)論文中提出的幾種低功耗的觸發(fā)器進(jìn)行介紹和部分比較，也對以后觸發(fā)器的發(fā)展方向進(jìn)行展望，為以后合理地利用現(xiàn)有的標(biāo)準(zhǔn)單元庫的觸發(fā)器和提出更高性能的觸發(fā)器做下鋪墊。

關(guān)鍵詞：觸發(fā)器；電路設(shè)計；低功耗；性能優(yōu)化

中圖分類號：TN783文獻(xiàn)標(biāo)識碼：B

文章編號：1004373X(2008)2001005

Analysis and Comparison of Performance and Energy of Flip-flop

ZHANG Xuan，ZHANG Minxuan，LI Shaoqing

(School of Computer Science，National University of Defense Technology，Changsha，410073，China)

Abstract：The development of flip-flop′s performance and energy plays animportant part in the design of total circuit，In order to design the circuit of high performance and low energy，it seems very important to make an optimization of flip-flop's performance and energy.This paper describes all kinds of parameters of flip-flop，analyses and compares some typical flip-flops，makes a comparison of several low-energy flip-flops referred in correlative paper and makes a prospect for flip-flops.It makes a matting for reasonable utilizing flip-flop existed in the standard cell and developing flip-flop of higher performance.

Keywords：flip-flop;circuit design;low energy;performance optimization

1 引 言

時序邏輯電路由存儲電路和組合邏輯電路構(gòu)成，存儲部件保持系統(tǒng)的狀態(tài)，組合邏輯電路負(fù)責(zé)計算時序邏輯電路的下一狀態(tài)及電路輸出。觸發(fā)器作為一種存儲電路，在數(shù)字電路系統(tǒng)中起著重要作用。

依據(jù)不同的標(biāo)準(zhǔn)，觸發(fā)器可以劃分為多種不同類型。從采樣的頻率進(jìn)行劃分，觸發(fā)器可分為主從觸發(fā)器和脈沖觸發(fā)器；從時鐘控制位置的角度進(jìn)行劃分觸發(fā)器可分為動態(tài)觸發(fā)器和靜態(tài)觸發(fā)器；從時鐘信號的多少角度進(jìn)行劃分觸發(fā)器可分為單時鐘電平和多時鐘電平觸發(fā)器；從時鐘的采樣邊沿的多少的角度進(jìn)行劃分觸發(fā)器可分為單邊沿觸發(fā)器和雙邊沿觸發(fā)器。

隨著VLSI技術(shù)的不斷進(jìn)步，數(shù)字系統(tǒng)的運行速度和功耗要求不斷提高，對觸發(fā)器性能參數(shù)的要求也更為苛刻，要求觸發(fā)器應(yīng)該具有低功耗、短延時、較少的晶體管數(shù)目，較大的噪聲容限和比較強(qiáng)的抗干擾性等特征，這些要求中，對延時和功耗的要求尤為重要。

本文從主從觸發(fā)器和脈沖觸發(fā)器的角度，闡述各種觸發(fā)器的性能，并對一些典型的觸發(fā)器進(jìn)行分析和比較，對有關(guān)論文中提出的幾種低功耗的觸發(fā)器進(jìn)行介紹。為以后選擇使用寄存器和寄存器的優(yōu)化工作做一定的理論鋪墊。

2 觸發(fā)器性能參數(shù)及幾種典型觸發(fā)器的介紹

2.1 時間參數(shù)

描述觸發(fā)器的主要時間參數(shù)有建立時間，保持時間以及時鐘到輸出的延遲。時鐘到輸出的延時是指時鐘跳變沿到輸入數(shù)據(jù)傳輸?shù)捷敵龅难訒r；建立時間是指時鐘跳變之前數(shù)據(jù)必須有效的時間；保持時間是在時鐘跳變之后數(shù)據(jù)必須仍然有效的時間。如果數(shù)據(jù)建立時間太接近時間有效邊沿，觸發(fā)器將會失真，T為時鐘周期，必須大于等于最差的時鐘到輸出的延時的總和。

T>=T_CLK-Q+T_SETUP+T_LOGIC+T_SKEW（1）

其中，T_CLK-Q為觸發(fā)器的傳播延時；T_SETUP為觸發(fā)器的建立時間；T_LOGIC為最大的組合CLK邏輯的延時；T_SKEW為時鐘的相對的時間偏移，如圖1所示。

2.2 功耗參數(shù)

觸發(fā)器的功耗由4部分組成：短路電流功耗，亞域漏流功耗，開關(guān)過程功耗，靜態(tài)功耗。電壓越低時，短路功耗的消耗就越少；電壓越高，亞域漏流功耗越少。但是隨著電壓的增高，短路功耗的增加的程度比亞域漏流功耗減少的程度要大；對于開關(guān)功耗，當(dāng)轉(zhuǎn)換頻率一定時，電壓越高，消耗的功耗越高；在觸發(fā)器中靜態(tài)功耗相對比較小，可以忽略。所以，總的來說降低電壓能減少功耗。

上面的描述可以用下式表示：把energy-per-transition定義為單個時鐘周期觸發(fā)器的能量消耗。ai－j是從狀態(tài)轉(zhuǎn)換概率；ei－j是狀態(tài)轉(zhuǎn)換消耗的能量；功耗可以通過公式表示為:

E=a_0－0*e_0－0+a_0－1*e_0－1+

a_1－0*e_1－0+a_1－1*e_1－1（2）

從上式分析可以看出，可以分別通過改變a和e來降低功耗。改變a的措施有減少觸發(fā)器的節(jié)點的冗余跳變，改變e的措施有降低電壓、減少電路節(jié)點電容以及縮減晶體管的大小。

2.3 主從觸發(fā)器

主從觸發(fā)器由2個鎖存器組成，前一級鎖存器在低（高）電平時將輸入傳至輸出，后一級鎖存器在高（低）電平時將輸入傳至輸出。典型的主從觸發(fā)器有傳輸門觸發(fā)器（TGFF），帶門控的傳輸門觸發(fā)器（GTGFF），真單向觸發(fā)器（TSPC）和對時鐘偏差不敏感的觸發(fā)器（C2mos，MC2mos）等。TGFF的輸入信號通過反向器隔離加強(qiáng)，它是功耗、噪聲容限、速度的最好折衷，用傳輸門實現(xiàn)主從觸發(fā)器是很好的選擇。GTGFF是在TGFF的基礎(chǔ)上在主站加1個內(nèi)部時鐘控制門得來的，因為有了時鐘控制門，GTGFF的功耗相對于TGFF要小些。內(nèi)部時鐘控制門減少功耗的關(guān)鍵在于內(nèi)部時鐘門邏輯和時鐘功耗開銷的折衷與平衡。TSPC避免了因時鐘偏差引起的各種問題，只用單相位時鐘來實現(xiàn)主從拓?fù)浣Y(jié)構(gòu)，使電路不產(chǎn)生競爭，單相位時鐘觸發(fā)器對局部時鐘偏差不敏感，其動態(tài)實現(xiàn)導(dǎo)致高開關(guān)頻率和低時鐘負(fù)載， TSPC邊沿觸發(fā)器依賴于足夠陡直的時鐘斜率以限制觸發(fā)器的透明時間（例如保持時間，在透明時間輸入可以直接傳到輸出），其上升時間必須仔細(xì)優(yōu)化。兩相設(shè)計會引起競爭問題，但也可以采用C2MOS這樣的電路技術(shù)來消除，C2MOS觸發(fā)器是把傳輸門鎖存器中連接到頂端PMOS和底端NMOS晶體管的連線去掉而得到的；偽靜態(tài)C2MOS 觸發(fā)器是在動態(tài)C2MOS 觸發(fā)器中主從鎖存器的輸出端分別添加一個弱C2MOS 反饋而得到的；MC2MOS是通過C2MOS改進(jìn)而來，它的低功耗的反饋保證了它的全靜態(tài)操作。 PowerPC603觸發(fā)器，如圖2所示，使用傳輸門結(jié)構(gòu)，有比較快的上拉能力，反饋傳輸門用一個鐘控反相器替換，powerpc603電路結(jié)構(gòu)，是傳輸門觸發(fā)器（TGMS flip-flop）和MC2mos的組合。

2.4 脈沖觸發(fā)器

脈沖觸發(fā)器也是雙站的觸發(fā)器，第一站是脈沖產(chǎn)生器，第2站是一個鎖存器。

圖3所示是半動態(tài)觸發(fā)器SDFF的原理圖，前端是動態(tài)的，產(chǎn)生一個時鐘脈沖，觸發(fā)后端一個靜態(tài)的鎖存器，當(dāng)CP為0時，X為1，脈沖觸發(fā)器需要在電平無效的時候，把X點預(yù)充為高電平。當(dāng)CP為1，CP的信號還沒有傳到與非門時，S點還是打開的，如果此時D為1，X的值就可傳出去。當(dāng)3個反向器的時間過去后，CP的新值傳到與非門上，S關(guān)斷，D的值就傳不出去，這就是一個取值脈沖?；旌湘i存的觸發(fā)器（HLFF），在結(jié)構(gòu)上與SDFF相似，有一個靜態(tài)的脈沖產(chǎn)生器，此電路的建立時間可以為負(fù)，所以寄存器本身的延時很短，但是其在上升沿附近輸出可以有多次翻轉(zhuǎn)，因此不應(yīng)使用這一寄存器的輸出來驅(qū)動動態(tài)邏輯或作為其他寄存器的時鐘。靈敏放大器（MSAFF）是一個完全不同的脈沖觸發(fā)器，它在需要高性能或者傳送低擺幅的時候使用，它可能成為未來發(fā)展的方向之一。

主從觸發(fā)器相對脈沖觸發(fā)器來說有較好的內(nèi)部抗競爭能力，消耗較低的功耗，但是其他參數(shù)都高于脈沖觸發(fā)器。

3 比 較

在電路和系統(tǒng)級對觸發(fā)器的延時和功耗進(jìn)行優(yōu)化，對觸發(fā)器性能的提高有極其重要的作用。本文研究了幾種典型觸發(fā)器的性能，圖4^［1］是對各種典型觸發(fā)器功耗的比較，該圖顯示了主從觸發(fā)器比脈沖觸發(fā)器消耗更少的能量，TGFF是消耗功耗最少的觸發(fā)器，在低能量的設(shè)計中，它是最好的選擇，它的功耗延時積比較小，TGFF是和帶內(nèi)部時鐘門觸發(fā)器比較的標(biāo)準(zhǔn)。圖5^［2］是對各種觸發(fā)器毛刺功耗的比較，由于采樣時間短，脈沖觸發(fā)器消耗的毛刺功耗最小；而當(dāng)主站是透明時，主從觸發(fā)器對毛刺非常敏感；時鐘門電路要消耗很大的毛刺功耗，這是因為時鐘門邏輯不斷地比較輸入與輸出，它忽略了時鐘沿的跳變，傳播毛刺（時鐘的毛刺不影響觸發(fā)器的時序競爭的抗干擾性，時鐘的滯后問題是產(chǎn)生競爭的原因，解決時序競爭的辦法就是采用比較高的電壓）。圖6^［3］是對幾種典型觸發(fā)器跳變概率的功耗延時積的比較，它顯示了在高跳變概率的電路中，SDFF和MSAFF擁有最好的功耗延時積，雖然它們的功耗延時積很好，但是在設(shè)計中更傾向于使用TGFF，因為TGFF的內(nèi)部競爭力很好，很適合在有時鐘滯后的大規(guī)模的電路設(shè)計中使用。（在很多的低功耗設(shè)計中，觸發(fā)器很少處在關(guān)鍵路徑上，當(dāng)建立時間沒有包含在觸發(fā)器的延時中時，觸發(fā)器的EDP的排序就會改變）。相對于主從觸發(fā)器，脈沖觸發(fā)器有更小的延時，這是因為它的建立時間很小，有的甚至為負(fù)，這使得脈沖觸發(fā)器的競爭力比較好。帶有內(nèi)部時鐘控制門的脈沖觸發(fā)器和沒有內(nèi)部時鐘控制門的脈沖觸發(fā)器相比，競爭能力（race immunity）不太好。帶有內(nèi)部時鐘門的主從觸發(fā)器和沒有內(nèi)部時鐘門的主從觸發(fā)器相比，競爭能力比較好。例如：GTGFF和TGFF相比有更好的競爭能力，而這是以增加延時為代價的。

通過對各種觸發(fā)器進(jìn)行比較，考慮到結(jié)構(gòu)、可靠性、管子數(shù)目，以功耗延時積作為重要指標(biāo)，可以知道傳輸門觸發(fā)器（TGMS）和PowerPC603觸發(fā)器是功耗延時性能最好的全靜態(tài)觸發(fā)器，并且它們在功耗延時空間覆蓋了相對較寬的范圍，PowerPC603和傳輸門觸發(fā)器具有最優(yōu)的功耗延時積；在追求高速時可考慮脈沖觸發(fā)器，例如HLFF和SDFF，SDFF因為建立時間短而成為最快的觸發(fā)器，但是它們消耗了可觀的功耗，約為傳輸門觸發(fā)器（TGMS）的2倍。而真單向TSPC和動態(tài)傳輸門觸發(fā)器在性能上和SDFF差不多，在功耗上與傳輸門觸發(fā)器差不多，但是它們的內(nèi)部結(jié)點X對于漏電流和其他噪聲來源很敏感，可靠性不高，在調(diào)試模式下容易出錯。

同時也有研究表明PowerPC603和HLFF的PDP值差不多，但是HLFF比PowerPC603更快。此電路的建立時間可以為負(fù)，所以寄存器本身的延時很短，但是其在上升沿附近輸出可以有多次翻轉(zhuǎn)，因此不應(yīng)使用這一寄存器的輸出來驅(qū)動動態(tài)邏輯或作為其他寄存器的時鐘。

PowerPC603和C2MOS具有最好的低功耗設(shè)計的風(fēng)格，SAFF可能是未來設(shè)計的主流，雖然SAFF在輸出端速度有瓶頸，但是它是功耗速度的好的折衷。

4 幾種改進(jìn)的觸發(fā)器的介紹

針對傳統(tǒng)的寄存器的缺陷，通過對傳統(tǒng)寄存器進(jìn)行功耗和性能上的優(yōu)化，提出了如下一些解決方案：通過避免不必要的結(jié)點的傳遞減小功耗、優(yōu)化性能。避免不必要的結(jié)點的傳遞方法主要有數(shù)據(jù)前瞻、條件預(yù)沖、條件放電、條件占有、自適應(yīng)方法等；另一種方案就是采用雙邊沿的技術(shù)，通過減少時鐘系統(tǒng)的功耗減少觸發(fā)器的功耗，雙邊沿觸發(fā)器的性能是單邊沿觸發(fā)器性能的2倍，而功耗和單邊沿觸發(fā)器的功耗一樣，采用雙邊沿技術(shù)對功耗和性能的提高具有深遠(yuǎn)的影響。

很多論文對傳統(tǒng)的觸發(fā)器進(jìn)行了改進(jìn)，如在^［4］中提出一種低功耗單邊沿觸發(fā)器MHLFF和雙邊沿觸發(fā)器DMHLFF，MHLFF是改進(jìn)了的單邊沿的HLFF，MHLFF通過避免不必要的結(jié)點的傳遞減小HLFF的功耗。DMHLFF是改進(jìn)了的雙邊沿的HLFF，與MHLFF相比，對于同樣的輸出，DMHLFF將時鐘的頻率減半，性能提高，面積減小。其中性能的提高是通過在放電路徑上減少管子的數(shù)量而實現(xiàn)的。 文獻(xiàn)［1］中采用將單邊沿觸發(fā)器改成雙邊沿觸發(fā)器的技術(shù)提高性能減小功耗。目前，時鐘系統(tǒng)的功耗占整個芯片功耗的20%~45%，采用雙邊沿的技術(shù)取代單邊沿的技術(shù)能極大的提高速度。文獻(xiàn)［2］中提出一種減小時鐘功耗的觸發(fā)器RCSFF，與傳統(tǒng)的觸發(fā)器相比，其時鐘功耗減少了63%，面積也減少20%。文獻(xiàn)［5］中提出將單邊沿觸發(fā)器變成相對應(yīng)的基于LATCH-MUX的方法形成的雙邊沿觸發(fā)器，以提高性能，這樣與形成的雙邊沿觸發(fā)器之前的單邊沿觸發(fā)器相比，PDP明顯增加，這是通過縮短關(guān)鍵路徑和使用復(fù)雜一點的關(guān)鍵路徑實現(xiàn)的。

觸發(fā)器CDMFF，它采用一種條件配置數(shù)據(jù)（Conditional Data Mapping）的方法來避免冗余的內(nèi)部結(jié)點的傳遞來減少動態(tài)功耗。CDMFF是一種高性能低功耗和較好的競爭能力的觸發(fā)器。為了減少冗余結(jié)點的傳遞，提出一些技術(shù)，例如，數(shù)據(jù)前瞻的觸發(fā)器（DLFF）^［7］，需要時鐘的觸發(fā)器（CODFF）^［8］，條件預(yù)沖觸發(fā)器（CPFF）^［9］，條件占有觸發(fā)器（CCFF）^［10］，條件放電觸發(fā)器（CDFF）^［11］。DLFF和CODFF避免冗余的內(nèi)部結(jié)點的傳遞通過這樣一個思想：只要是冗余事件，就在時鐘路徑上插入條件電路來切斷輸入信號；CPFF通過條件電路切斷內(nèi)部冗余事件的預(yù)沖來減小功耗和提高速度；CCFF和CDFF采用在冗余事件時使用條件電容使內(nèi)部冗余結(jié)點的放電失效方法避免冗余事件。其中，CCFF是通過在條件路徑嵌入到互補(bǔ)的延遲時鐘路徑上實現(xiàn)避免冗余事件，而CDFF是通過把一個附加的NMOS晶體管插入到下拉的NMOS的堆疊中實現(xiàn)避免冗余事件。但2者都有缺陷，CCFF沒能使用雙邊沿的技術(shù)；而CDFF，增加NMOS堆疊的高度，增加了下拉延時。為了提高性能，附加的NMOS管的高度要求比較大，這使得下拉延時增加也比較大。圖7^［12］是對本段提出的幾個觸發(fā)器功耗延時積進(jìn)行比較的結(jié)果。

時鐘網(wǎng)絡(luò)是最消耗功耗的，當(dāng)數(shù)據(jù)開關(guān)活動很低時，為了減少功耗，文獻(xiàn)［8］中對條件占有技術(shù)進(jìn)行擴(kuò)展，提出2個新型的雙邊沿觸發(fā)器、條件占有的雙邊沿敏感放大器（CDSAFF）和自適應(yīng)時鐘雙邊沿敏感放大器（ACSAFF）。對于前者，當(dāng)前的數(shù)據(jù)和先前的數(shù)據(jù)一樣時，避免內(nèi)部結(jié)點的冗余傳遞；對于后者，當(dāng)數(shù)據(jù)開關(guān)為低時，通過使內(nèi)部時鐘晶體管失效并采用自適應(yīng)時鐘來使反向器鏈停止工作，產(chǎn)生一個時鐘延時信號，它和條件占有技術(shù)相結(jié)合實現(xiàn)的避免內(nèi)部結(jié)點的冗余傳遞。

5 結(jié) 語

本文對觸發(fā)器的各種參數(shù)進(jìn)行闡述，對一些典型的觸發(fā)器進(jìn)行了分析和比較，對目前幾種高性能低功耗的觸發(fā)器進(jìn)行介紹和部分比較，并對以后觸發(fā)器的發(fā)展進(jìn)行了展望。在以后的設(shè)計中，可以根據(jù)設(shè)計需求，合理的利用現(xiàn)有的寄存器，也可以對現(xiàn)有寄存器進(jìn)行合理的優(yōu)化，根據(jù)論文中提出的優(yōu)化觸發(fā)器的思想對觸發(fā)器進(jìn)行改進(jìn)，廣泛閱讀資料，了解最新信息，提出更高性能的觸發(fā)器，以便特殊的應(yīng)用，本文為寄存器的后續(xù)工作做好了鋪墊。

參考文獻(xiàn)

［1］Dejan Markovi C，Borivoje Nikolic，Robert W Brodersen.Analysis and Design of Low-Energy Flip-Flops\\.Berkeley Wireless Research Center.University of California，Berkeley.August 6-7，2001.

［2］Nogawa M，Ohtomo Y.A Data-transition Look-aheadDFF Circuit for Statistical Reduction in Power Consumption\\.IEEE Solid-State Circuits，1998，33(5):702-706.

［3］Saeeid Tahmasbi Oskuii.Comparative Study on Low-power High-performance Flip-flops.Linkping，2003.

［4］Kong B S，Kim S S，Jun Y H.Conditional-capture Flip-flop for Statistical Power Reduction\\.IEEE Solid-State Circuits，2001，36(8):1 263-1 271.

［5］Hamada M.Flip-flop Selection Technique for Power-delay Tradeoff.in ISSCC Dig.Tech.Papers，1999:270-271.

［6］Yen Ting Liu，Lih-Yih Chiou，Soon-Jyh Chang.Energy-Efficient Adaptive Clocking Dual Edge Sense-Amplifier Flip-flop.IEEE，2006.

［7］Nedovic N，Oklobdzija V G.Hybrid Latch Flip-flop with Improved Power Efficiency.in Proc.Symp.Integr.Circuits Syst.Des.，2000:211-215.

［8］Partovi H.Flow-through Latch and Edge-triggered Flip-flop Hybrid Elements.in ISSCC Dig.Tech.Papers，1996:138-139.

［9］Zhao P，Darwish T K，Bayoumi M A.High-performance and Low-power Conditional Discharge Flip-flop\\.IEEE Trans.Very Large Scale Integr.(VLSI) Syst.，2004，12(5):477-484.

［10］Nikolicetal B.Improved-sense-amplifier-based，F(xiàn)lipflop:Design and Measurements\\.IEEE Solid-State Circuits，2000，35(6):876-883.

［11］Klass F.Semi-dynamic and Dynamic Flip-flops with Embedded Logic.in Symp.VLSI Circuits Dig.Tech.Papers，1998:108-109.

［12］Heo S，Krashinsky R，AsanoviC K.Activity- sensitive Flip-flop and Latch Selection for Reduced Energy.Proc.AR VLSI，2001:59-74.

［13］Chen Kong Teh，Mototsugu Hamada，Tetsuya Fujita，et al.Conditional Data Mapping Flip-Flops for Low-Power and High-Performance Systems\\.IEEE Trans.on Very Large Scale Integration(VLSI)Systems，2006，14(12).

［14］Naffziger S D.The Implementation of the Itanium Microprocessor\\.IEEE Solid-State Circuits，2002，37(11):1 448-1 460.

［15］Tschanz J.Comparative Delay and Energy of Single Edge-triggered and Dual Edge-triggered Pulsed Flip-flops for High-performance Microprocessors\\.in Int.Symp.Low Power Electron.Des.Tech.Dig.，2001:147-152.

［16］Partovi H.Clocked Storage Elements，High-Performance Microprocessor Circuits.NJ:IEEE Press，2000:207-234.

［17］Michael Keating，Pierre Bricaud.Reuse Methodology Manualfor System-on-a-Chip Design\\.Third Edition，2004.

［18］Peiyi Zhao，Student Member，Tarek K，et al.High-Performance and Low-Power Conditional Discharge Flip-Flop.IEEE，2004.

［19］\\David A Hodges，Horace G Jackson，Resve A Saleh.數(shù)字集成電路分析與設(shè)計深亞微米工藝\\.3版.北京：電子工業(yè)出版社，2005.

作者簡介 張 璇 女，碩士研究生。主要研究方向為高性能計算機(jī)體系結(jié)構(gòu)及大規(guī)模集成電路設(shè)計。

張民選 男，教授，博士生導(dǎo)師。主要研究方向為高性能計算機(jī)系統(tǒng)及其實現(xiàn)技術(shù)、VLSI與CPU設(shè)計技術(shù)。

李少青 男，研究員，碩士生導(dǎo)師。主要研究方向為微電子與固體電子學(xué)、可測試性設(shè)計與測試生成。