摘 要：設(shè)計(jì)了一種低壓高速CMOS全差分運(yùn)算放大器。該運(yùn)放采用了折疊式共源共柵放大結(jié)構(gòu)、連續(xù)時(shí)間共模反饋電路以及低壓寬擺幅偏置電路，以實(shí)現(xiàn)在高穩(wěn)定性下的高增益帶寬、大輸出擺幅。在Cadence環(huán)境下，基于TSMC 0.25 μm CMOS 標(biāo)準(zhǔn)工藝模型，對(duì)電路進(jìn)行了spectre仿真。在2.5 V電源電壓下，驅(qū)動(dòng)1 pF負(fù)載時(shí)，開(kāi)環(huán)增益71.6 dB，單位增益帶寬501 MHz，功耗4.3 mW。



關(guān)鍵詞：折疊共源共柵;全差分;共模反饋;CMOS

中圖分類號(hào)：TN432 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)11-150-03

Design of a Low-Voltage and High Speed Fully Differential CMOS Op-Amp



RUAN Ying

(Shanghai University of Electric Power，Shanghai，201300，China)



Abstract：A low-voltage and high speed CMOS fully differential operational amplifier is designed.The operational amplifier based on the structure of folded cascade，a continuous time CMFB and a low-voltage and wide output swing bias circuit to obtain a high unity-gain bandwidth，a wide output-voltage swing.The operational amplifier is designed in a standard TSMC 0.25 μm CMOS process and simulated with spectre under Cadence environment.With a single 2.5 V power supply，the amplifier achieves a open-loop gain of 71.6 dB with a 501 MHz unity gain frequency and dissipats 4.3 MW power.



Keywords：folded cascade;fully differential;CMFB;CMOS

運(yùn)算放大器（運(yùn)放）作為數(shù)模轉(zhuǎn)換器（ADC）、模數(shù)轉(zhuǎn)換器（DAC）、開(kāi)關(guān)電容濾波器、帶隙電壓基準(zhǔn)源等電路系統(tǒng)的關(guān)鍵基本單元得到了廣泛應(yīng)用。全差分運(yùn)放與單端輸出運(yùn)放相比能提供更大的輸出電壓擺幅，并具有不易受共模噪聲的影響，偶數(shù)階非線性沒(méi)有出現(xiàn)在平衡電路的差分輸出等優(yōu)點(diǎn) ［1]。近年來(lái)，采用了全差分的形式的高性能運(yùn)放受到普遍關(guān)注，特別是低壓和高速電路中全差分運(yùn)算放大器設(shè)計(jì)成為模擬集成電路的研究熱點(diǎn)之一。本文從運(yùn)算放大器速度和精度等重要性能指標(biāo)出發(fā)，進(jìn)行電路結(jié)構(gòu)選擇和性能參數(shù)優(yōu)化，設(shè)計(jì)了一種CMOS全差分運(yùn)算放大器。 

1 運(yùn)放結(jié)構(gòu)分析和選擇

運(yùn)算放大器的設(shè)計(jì)首先要根據(jù)其用途選擇一種合適的電路結(jié)構(gòu)，從運(yùn)放的建立時(shí)間、開(kāi)環(huán)增益、單位增益帶寬、相位裕度、輸入共模范圍、輸出擺幅、功耗等方面性能的限制進(jìn)行結(jié)構(gòu)設(shè)計(jì)。常見(jiàn)的全差分運(yùn)算放大器有下面幾種類型：兩級(jí)（two-stage）式、套筒共源共柵（telescopic）式、折疊共源共柵（fold-cascade）式。

圖1 全差分運(yùn)算放大器結(jié)構(gòu)

如圖1(a)所示，兩級(jí)式運(yùn)算放大器輸出Vo1范圍是Vov8≤Vo1≤|Vdd-Vov2|，差分輸出的擺幅為2(Vdd －Vov2 －Vov8) ，其中Vov為MOS管的過(guò)載電壓。這種運(yùn)算放大器的輸出擺幅在各種放大器結(jié)構(gòu)中是最大的，缺點(diǎn)是需要補(bǔ)償來(lái)提高頻率特性，常用Miller電容Cc進(jìn)行補(bǔ)償。由于Cc的正向饋通，將在右半平面產(chǎn)生一個(gè)零點(diǎn)Z=gM8/Cc，使得單位增益帶寬附近的相位裕度下降，從而增加電路的不穩(wěn)定性。兩級(jí)式結(jié)構(gòu)的功耗大，電源抑制比(PSRR)和共模抑制比（CMRR）特性較差^[1]。

如圖1(b)所示，套筒共源共柵式主極點(diǎn)由負(fù)載電容CL決定，CL起到了補(bǔ)償?shù)淖饔茫瑹o(wú)需額外的內(nèi)部補(bǔ)償結(jié)構(gòu)，頻率特性好。它的次主極點(diǎn)gM4/CL，其值遠(yuǎn)大于圖1(a)的次主極點(diǎn)，從而單位增益帶寬更大，速度更快。套筒式結(jié)構(gòu)只有兩條電流支路，在所有結(jié)構(gòu)中功耗最小。該結(jié)構(gòu)的缺點(diǎn)是共模輸入范圍和輸出擺幅很小，共模輸入電壓Vcm范圍是VT+Vov 幅為2Vdd－10|Vov|（假設(shè)所有晶體管飽和時(shí)的過(guò)載電壓相等），因此在低電壓下，套筒共源共柵結(jié)構(gòu)的共模輸入和輸出擺幅難以滿足要求。

如圖1(c)所示，折疊共源共柵結(jié)構(gòu)相比套筒式結(jié)構(gòu)，它反轉(zhuǎn)了信號(hào)的流動(dòng)，使得信號(hào)流回到地。這種形式增加了共模輸入范圍和輸出擺幅。該結(jié)構(gòu)共模輸入范圍是VT+Vov

從應(yīng)用的角度考慮，要求設(shè)計(jì)的運(yùn)算放大器在低的電源電壓（2.5 V下）有盡可能快的速度，大的輸出擺幅和共模輸入范圍。折疊共源共柵式和套筒共源共柵式都具有較高的速度。相比套筒式，折疊式結(jié)構(gòu)的優(yōu)點(diǎn)是具有更大的輸出擺幅，它的輸出動(dòng)態(tài)范圍與輸入共模電壓無(wú)關(guān)，因此它應(yīng)用范圍更廣泛，但是這是以較大的功耗，較低的電壓增益和較高的噪聲為代價(jià)。對(duì)比上述結(jié)構(gòu)，從性能和功耗折中考慮，采用了折疊共源共柵形式設(shè)計(jì)全差分運(yùn)算放大器^[1-3]。

2 電路分析和設(shè)計(jì)

2.1 折疊共源共柵運(yùn)算放大器

設(shè)計(jì)的折疊共源共柵運(yùn)算放大器結(jié)構(gòu)如圖2所示。PMOS管M2，M3為差分輸入對(duì)管，NMOS管作為共源共柵管。在相同的電壓偏置下，NMOS管的跨導(dǎo)比PMOS管高1~2倍。因而采用PMOS管作為輸入對(duì)管，起到提高運(yùn)放次主極點(diǎn)頻率和降低噪聲的作用。M2，M3將輸入差分電壓轉(zhuǎn)化為差分電流，經(jīng)過(guò)M8，M9后產(chǎn)生差分輸出電壓Vo1，Vo2。M1為電流源，為輸入對(duì)管M2，M3提供靜態(tài)工作電流，同時(shí)提高輸入CMRR。為了保證運(yùn)放正常工作，設(shè)計(jì)了低壓高擺幅偏置電路為運(yùn)放提供Vb1~Vb4四個(gè)偏置電壓，偏置電路中的基準(zhǔn)電流源由MOS管提供，偏置電路和運(yùn)放中對(duì)應(yīng)MOS管的寬長(zhǎng)盡量匹配，使偏置電壓準(zhǔn)確且穩(wěn)定。偏置電路如圖3(a)所示。



圖2 折疊共源共柵運(yùn)放及共模反饋電路

2.2 共模反饋電路

全差分運(yùn)算放大器的一個(gè)特點(diǎn)是需要匹配的反饋網(wǎng)絡(luò)控制共模輸出電壓，使受控的共模電壓值靠近共模參考電壓。M12~M22構(gòu)成了折疊共源共柵運(yùn)放的連續(xù)時(shí)間共模反饋電路，以增加電路的穩(wěn)定性。與開(kāi)關(guān)電容反饋電路相比，連續(xù)時(shí)間共模反饋電路具有較快的速度。共模反饋電路檢測(cè)運(yùn)放的共模輸出Voc（=(Vo1+Vo2)/2）和共模參考電壓Vcm的誤差。平衡時(shí)， Voc=Vcm；當(dāng)Voc>Vcm時(shí)，M20，M17漏極電流增大，而M18，M19漏極電流減小，則M21的電流減小，從而M21的柵極電壓，即共模反饋電壓Vcmc減小。Vcmc反饋到放大電路，使M10，M11的漏極電流減小。由于M4，M5的電流不變，電流必須從電容負(fù)載CL1，CL2流出，從而放大電路的輸出電壓減小，共模輸出得到調(diào)整。為得到大的輸出擺幅， Vcm通常為電源電壓的一半。

2.3 運(yùn)放的小信號(hào)分析

運(yùn)放在低頻段的小信號(hào)電壓增益（開(kāi)環(huán)增益）Av=GmRo=gM3Ro，Gm為跨導(dǎo)，Ro為輸出電阻。半電路小信號(hào)等效模型如圖3(b)所示。



Ro=Rout/M9//Rout/M7

Rout/M9=(r2//r10)+r9［1+(gM9+gM9b)(r2//r10)］

gM9(r2//r10)r9

Rout/M7=r4+r7［1+(gM7+gM7b)r4］

gM7r7r4



r為MOS管的小信號(hào)輸出電阻。負(fù)載電容CL遠(yuǎn)大于MOS管各端的寄生電容， CLCDB3+CDB9+CDB10。

節(jié)點(diǎn)1對(duì)應(yīng)的極點(diǎn)P1：



P1=－1(r3//r10//rin)(CDB3+CDB9+CDB10)－gM9CL

節(jié)點(diǎn)2對(duì)應(yīng)的極點(diǎn)P2：



P2=－1{［gM5r9(r3//r10)］//r7}CL



P2P1，更接近于原點(diǎn)，因此P2為折疊共源共柵運(yùn)放的主極點(diǎn)，P1為次極點(diǎn)。

要提高開(kāi)環(huán)增益Av，可以采取增加M8，M9的跨導(dǎo)和溝道長(zhǎng)度，但將引起其源極寄生電容的增加和漏源飽和電壓減小，從而降低運(yùn)放的次極點(diǎn)頻率。同樣增加M10，M11的溝道長(zhǎng)度，會(huì)使Av增加而次極點(diǎn)頻率減小?？紤]到M4，M5，M6，M7不在信號(hào)通路上，因此可以增加其溝道長(zhǎng)度來(lái)增加輸出阻抗，而不降低工作速度。

圖3 偏置電路及半電路小信號(hào)等效模型

2.4 運(yùn)放設(shè)計(jì)中的考慮

運(yùn)算放大器單位增益帶寬：



GBW=GMCL，tot=gM2CL，tot



閉環(huán)建立時(shí)間：



tS=VovVsat，M2－1F4GBW+1F×GBWln(Vsat，M2εFVov)



由上述關(guān)系式，運(yùn)放的閉環(huán)建立時(shí)間要求決定了單位增益帶寬。當(dāng)運(yùn)放輸出端等效負(fù)載電容確定后，可以得到輸入差分對(duì)管的跨導(dǎo)。運(yùn)放的壓擺率SR=IDS4CL，tot，由電流源M1的靜態(tài)工作電流決定。

在設(shè)計(jì)開(kāi)始時(shí)，根據(jù)偏置電壓和輸出擺幅的要求進(jìn)行過(guò)驅(qū)動(dòng)電壓分配，根據(jù)功耗要求進(jìn)行電流的分配，并根據(jù)運(yùn)算放大器的性能參數(shù)，最終運(yùn)放的設(shè)計(jì)歸結(jié)于確定電路MOS管的尺寸W/L：

由gm=k′WL(VGS－VT)=2IDk′WL可得：



WL = g2m 2ID k′



其中k′=μCox。

對(duì)MOS管的寬長(zhǎng)選擇時(shí)反復(fù)模擬分析，并加以優(yōu)化。設(shè)計(jì)中運(yùn)算放大器的單位增益帶寬、開(kāi)環(huán)增益、建立時(shí)間和壓擺率等性能參數(shù)會(huì)互相牽制。因此，在設(shè)計(jì)時(shí)要考慮到各種參數(shù)之間較為合理的折衷^[4，5]。

3 仿真結(jié)果

設(shè)計(jì)完成后，采用TSMC CM025 工藝（0.25 μm 1P5M）。使用Cadence spectre 仿真器對(duì)折疊共源共柵全差分運(yùn)算放大器電路進(jìn)行了仿真，當(dāng)Vdd=2.5 V，對(duì)運(yùn)放進(jìn)行了直流、交流、瞬態(tài)分析。當(dāng)負(fù)載電容為1 pF時(shí)，運(yùn)放單位增益帶寬501 MHz，直流增益71.6 dB，相位裕度51°，功耗4.3 mW。 圖4為幅頻特性曲線。

4 結(jié) 語(yǔ)

本文使用TSMC公司的 CM025工藝設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)低壓高速全差分運(yùn)算放大器。采用折疊共源共柵結(jié)構(gòu)，在達(dá)到較高的帶寬同時(shí)，增大了輸出擺幅。連續(xù)時(shí)間共模反饋電路以及低壓寬擺幅偏置電路，實(shí)現(xiàn)了電路的高穩(wěn)定性。該運(yùn)放在2.5 V電源電壓下，單位增益帶寬可以達(dá)到501 MHz，直流增益71.6 dB，相位裕度51°，功耗4.3 mW，能應(yīng)用于高速ADC、比較器等電路中。

圖4 幅頻特性曲線

參 考 文 獻(xiàn)

［1］Paul R Gray，Paul J Hurst.Analysis and Design of Analog Integrated Circuits［M］.4th Edition.New York: John Wiley Sons Inc，2001.



［2］Bang W Lee，Bing J Sheu.A High Slew-Rate CMOS Amplifier\\[J\\].IEEE Journal of Solid-State Circuits，1999，25:885-889.



［3］Philip E Allen，Douglas R Holberg.CMOS Analog Circuit Design［M］.2nd Edition.Oxford: Oxford University Press，2002.



［4］畢查德#8226;拉扎維.模擬CMOS集成電路設(shè)計(jì)［M］.陳貴燦，程軍，張瑞智，等譯.西安：西安交通大學(xué)出版社，2002.



［5］Gray P R，Meyer R G.MOS Operational Amplifier Design- A Tutorial Overview ［J］.IEEE Solid-State Circuits，1982，17(6):969-982.



作者簡(jiǎn)介 阮 穎 女，1978年出生，湖南株洲人，講師，研究生學(xué)歷。主要從事深亞微米模擬集成電路設(shè)計(jì)方向的研究。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。