摘 要：提出了直接傳輸光通信系統中三階高密度雙極性信號編譯碼實現方法，分析了三階高密度雙極性信號編、譯碼規(guī)則，并用硬件描述語言構建了其編、譯碼模型，通過EDA技術實現仿真，驗證了其設計的有效性，對設計數字基帶通信系統有一定的參考價值。

關鍵詞：數字通信；三階高密度雙極性碼；編譯碼；硬件描述語言

中圖分類號：TN919 文獻標識碼：B

文章編號：1004-373X(2008)11-021-03

Modeling and Simulation of HDB3

TANLizhi

(Zhuzhou Professional Technology College，Zhuzhou，412001，China)

Abstract：The method that how to encode and decode in the direct transmission optical communication system with the high-density bipolar 3 codecs is introduced.The encoding and decoding rules of high-density bipolar 3 signal are analysed，models in Verilog Hardware Description Language(VHDL)is built up，and with EDA technology to test the design effectiveness is simulated.This article has some reference value in the design of digital baseband communications system.

Keywords：digital communication;HDB3;encoding and decoding;VHDL

數字基帶信號的傳輸是數字通信系統的重要組成部分之一。在數字通信中，有些場合可不經過載波調制和解調過程，而對基帶信號進行直接傳輸。采用AMI碼的傳號交替反轉，有可能出現四連零現象，不利于接收端的定時信號提取。而三階高密度雙極性碼因具有無直流成份，低頻成份少和連0個數最多不超過3個等明顯的優(yōu)點，對定時信號的恢復十分有利，成為CCITT協會推薦使用的基帶傳輸碼型之一。本文使用硬件描述語言對數字通信系統中的三階高密度雙極性碼的編譯碼進行實用設計。

1 三階高密度雙極性碼的編、譯碼規(guī)則

1.1 三階高密度雙極性碼的編碼規(guī)則

三階高密度雙極性碼是AMI碼的改進型，稱為三階高密度雙極性碼，它克服了AMI碼的長連0串現象。

其編碼規(guī)則為先檢查消息代碼(二進制)的連0串情況，當沒有4個或4個以上連0串時，則這時按照AMI碼的編碼規(guī)則對消息代碼進行編碼；當出現4個或4個以上連0串時，則將每4個連0小段的第4個0變換成與前一非0符號(+1或-1)同極性的V符號，且必須保證相鄰V符號應極性交替(即+1記為+V，-1記為-V)；檢查相鄰V符號間的非0符號的個數是否為偶數，若為偶數，則再將當前的V符號的前一非0符號后的第1個0變?yōu)?B或-B符號，且B的極性與前一非0符號的極性相反，并使后面的非0符號從V符號開始再交替變化^[1]。

1.2 三階高密度雙極性碼的譯碼

三階高密度雙極性碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。從其編碼原理可知，每一個破壞符號V總是與前一非0符號同極性，因此，從收到的三階高密度雙極性碼序列中，容易識別V符號，同時也肯定V符號及其前面的3個符號必是連0符號，于是可恢復成4個連0碼，然后再將所有的-1變成+1后便得到原消息代碼。

2 三階高密度雙極性編碼的建模

三階高密度雙極性碼的建模思想：在消息代碼的基礎上，依據三階高密度雙極性編碼規(guī)則進行插入“V”符號和插入“B”符號的操作，且用2位二進制代碼分別表示。最后完成單極性信號變成雙極性信號的轉換，其編碼器模型如圖1所示。

圖1 三階高密度雙極性編碼模型

2.1 插“V”模塊的實現

插“V”模塊是對消息代碼里的四連0串的檢測，即當出現四個連0串的時候，把第四個“0”變換成為符號“V”，用“11”標識，“1”用“01”標識，“0”用“00”標識，其模型如圖2所示。

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圖2 插“V”模型

2.2 插“B”模塊的實現

建模思路是當相鄰“V”符號之間有偶數個非0符號的時候，把后一小段的第1個“0”變換成一個 “B”符號。在此用一個4位的移位寄存器實現延遲作用，經插“V”處理過的碼元，在同步時鐘的作用下，同時進行是否插“B”的判決，等到碼元從移位寄存器里出來的時候，就可以決定是應該變換成“B”符號，還是照原碼輸出。輸出端用“11”表示符號“V”，“01”表示“1”碼，“00” 表示“0”碼，“10” 表示符號“B”，其模型如圖3所示。

圖3 插“B”模型

2.3 單極性變雙極性的實現

根據編碼規(guī)則，“B”符號的極性與前一非零符號相反，“V”極性符號與前一非零符號一致。因此將“V”單獨拿出來進行極性變換(由前面已知“V”已經由“11”標識， 相鄰“V”的極性是正負交替的)，余下的“1”和“B”看成一體進行正負交替，這樣就完成了三階高密度雙極性的編碼。

因為經過插“B”模塊后，“V”，“B”，“1”已經分別用雙相碼“11”，“10”，“01”標識，“0”用“00”標識。而在實際應用中，CPLD或FPGA端口輸出電壓只有正極性電壓，在波形仿真中也只有“+1”和“0”，而無法識別“-1”。所以要得到所需要三階高密度雙極性編碼的結果，需定義的“00”，“01”，“10” 來分別表示“0” ，“-1”，“+1”。將插“B”模塊后輸出的“00”，“01”，“10”，“11”組合轉換為“00”，“01”，“10”組合表示，再通過“00”，“01”，“10”控制四選一數字開關的地址來選擇輸出通道，就可以實現0，-E，+E。在此本文用CC4052的一組通道作為四選一數字開關，將CPLD或FPGA目標芯片的標識性輸出轉換成雙極性信號，最終實現三階高密度雙極性非歸零編碼。CC4052接線如圖4所示，實現地址控制器的模型如圖5所示。

圖4 CC4052接線圖

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圖5 地址控制模型

3 三階高密度雙極性譯碼的建模

三階高密度雙極性譯碼器的建模思想：根據編碼規(guī)則，破壞點Ｖ脈沖與前一個脈沖同極性。因而可從所接收的信碼中找到Ｖ碼，然后根據加取代碼的原則，Ｖ碼與前面的三位代碼必然是取代碼，在譯碼時，須全部復原為四連０。只要找到Ｖ碼，不管Ｖ碼前是兩個“０”碼，還是三個“０”碼，一律把取代碼清零，完成了扣Ｖ扣Ｂ功能，進而得到原二元信碼序列?？蓪崿F三階高密度雙極性譯碼的模型框圖如圖6所示。三階高密度雙極性譯碼器包括雙/單極性變換、Ｖ碼檢測、時鐘提取、扣Ｖ扣Ｂ四部分組成。

圖6 三階高密度雙極性譯碼模型

3.1 +Ｖ碼檢測與-V碼檢測的實現

+V碼檢測原理是對正整流電路輸出的信號的上升沿到來時，利用計數器對輸入的正整流電路輸出的信號脈沖進行計數，當計數值等于２時，輸出一個脈沖作為+V脈沖，同時計數器清零，而且在計數期間，一旦有負整流電路輸出的信號脈沖，立即對計數器清零，計數器重新從零開始計數。這是因為在兩個正整流電路輸出的信號脈沖之間，存在負整流電路輸出的信號脈沖，說明第二個正整流電路輸出的信號脈沖不是+V碼，而只有在連續(xù)兩個正整流電路輸出的信號脈沖之間無負整流電路輸出的信號脈沖，才能說明這兩個正整流電路輸出的信號脈沖在三階高密度雙極性碼中，是真正地同極性的，于是就可以判定第二個正整流電路輸出的信號脈沖實際上是+V碼，達到檢測+V碼的目地。

-V碼檢測原理與+V碼檢測的類似，所不同的是，-V碼檢測電路在正整流電路輸出的信號脈沖控制下，對來自負整流電路輸出的信號脈沖進行計數和檢測、判定，若檢測到-V碼，則輸出-V碼信號。其模型如圖7與圖8所示。

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圖7 +Ｖ碼檢測模型

圖8 -Ｖ碼檢測模型

3.2 扣Ｖ扣Ｂ模塊的實現

建模思路是用Ｖ碼檢測模塊所檢測出的Ｖ碼信號去控制一個四位移位寄存器，若未碰到Ｖ脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器，當碰到有Ｖ脈沖時，該Ｖ脈沖將使移位寄存器清零?？紤]到四連０，即Ｖ脈沖及其前面的三個碼元應為０碼，所以，可設置四位的移位寄存器，當Ｖ碼清零時，同時將移存器中的四位碼全變?yōu)椋?。不管是否有Ｂ脈沖，在此模塊中，一并清零，因而無須另設扣Ｂ電路。另外移位四位寄存器起到延時四位時鐘周期的作用，以使所檢測出的Ｖ脈沖與信號流中的Ｖ脈沖位置對齊，保證清零的準確性，其模型如圖9所示。

圖9 扣Ｖ扣Ｂ模型

4 三階高密度雙極性編碼的仿真

在此以四連“0”的可能情況進行如表1的多“0” 消息代碼進行分析，利用EDA工具^[2]對硬件描述語言源程序進行編譯、適配、優(yōu)化、邏輯綜合與仿真，其仿真結果達到了編碼要求，仿真圖如圖10所示。將三階高密度雙極性編碼硬件描述下載到CPLD或FPGA目標芯片中，連接好CC4052進行實際應用測試，用示波器測得編碼波形如圖11所示，完成了實際轉換需求。

圖10 三階高密度雙極性編碼仿真

5 三階高密度雙極性譯碼的仿真

在此以消息代碼“111000011000011101”進行分析，利[LL]用EDA工具對硬件描述語言源程序進行編譯、適配、優(yōu)化、邏輯綜合與仿真，其仿真結果達到了編碼要求。仿真圖如圖12，圖13，圖14所示。將三階高密度雙極性譯碼硬件描述下載到CPLD或FPGA目標芯片中，連接好雙/單極性變換電路及時鐘提取電路進行實際應用測試，用示波器測得譯碼輸出波形如圖14所示，完成了實際譯碼需求。

圖11 三階高密度雙極性碼實測波形

圖12 +Ｖ碼檢測仿真

圖13 -Ｖ碼檢測仿真

圖14 三階高密度雙極性譯碼輸出仿真

6 結 語

將基于硬件描述語言的三階高密度雙極性編譯碼IP核實現在光通信等系統中，能滿足實際上測試的需要。且運用基于硬件描述語言的可編程芯片開發(fā)技術，將信號處理的相關電路進行硬件描述，用CPLD/FPGA技術實現數字通信系統，不僅可以通過芯片設計實現多種數字邏輯功能，且由于管腳定義的靈活性，提高了工作效率，極大地減少了電路設計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。參 考 文 獻

［1］樊昌信，張甫翊，徐炳祥，等.通信原理［M］.北京:國防工業(yè)出版社，2001.

［2］譚會生，黎福海，伍宗富，等.EDA技術基礎［M］.長沙:湖南大學出版社，2004.

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作者簡介

譚立志 男，1971年出生，湖南株洲人，在讀碩士，講師，株洲職業(yè)技術學院教務處副處長。主要研究方向為嵌入式系統和高等職業(yè)技術教育。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。