摘 要：跳頻通信是通信抗干擾的重要措施，跳頻頻率源是實現(xiàn)跳頻通信的核心部件之一，低相位噪聲和快速的頻率轉(zhuǎn)換鎖定時間是跳頻頻率源的主要指標(biāo)。總結(jié)了在寬帶跳頻頻合器的設(shè)計中對相位噪聲和鎖定時間的分析方法和仿真結(jié)果，并采用基于DDS＋PLL技術(shù)的AD9956芯片，制作了S波段寬帶跳頻頻合器，實現(xiàn)了寬頻帶、低相位噪聲和快速鎖定性能。

關(guān)鍵詞：鎖定時間；DDS；PLL；頻合器

中圖分類號：TN743 文獻標(biāo)識碼：B 文章編號：1004373X(2008)1501404

Analysis and Realization of Solution for Broad Band Frequency Hopping Synthesizer

GOU Liang1，YING Luqu2，LIU Yue1，XU Zhiping2

(1.Institute of Communication Engineering，PLA University of Science Technology，Nanjing，210007，China;

2.Unit 96275 of PLA，Luoyang，471003，China)

Abstract：FH(Frequency-Hopping) communication is a very important method of anti-jamming.The FH frequency synthesizer is one of the kernel component that is used to realize FH communication.The low phase noise and fast frequency switch lock time are the most important target of FH frequency synthesizer.This paper summarizes the analytical method and simulation results in our design process about wide band FH synthesizer.Using DDS chip of AD9956 which is based on the DDS/PLL technology to fabricate a wide band FH synthesizer in S band and realize the performance of wide band，low phase noise and fast lock.

Keywords：lock time；DDS；PLL；synthesizer

跳頻通信技術(shù)是一種擴頻技術(shù)，也是最常用的一種擴頻抗干擾技術(shù)，通過載波頻率在一定的范圍內(nèi)按某種序列進行跳變，使信號頻譜得以擴展，以抑制信道中的干擾^［1］。跳頻頻率合成器是實現(xiàn)跳頻通信的核心部件，它直接關(guān)系到跳頻通信的性能，其主要指標(biāo)有相位噪聲、鎖定時間、跳頻帶寬、頻率數(shù)目等，其中又以相位噪聲和鎖定時間最重要，他們直接關(guān)系到跳頻系統(tǒng)通信質(zhì)量和抗干擾能力。

1 鎖相環(huán)頻合器相位噪聲的分析

1.1 鎖相環(huán)(PLL)頻合器各功能部件相位噪聲的估算

PLL頻合器各功能部件對相位噪聲均有貢獻。分析和估算各部件對總相位噪聲影響的方法是利用鎖相環(huán)線性時不變模型，把各個功能塊看成無噪聲，并將噪聲信號加到PLL各功能塊的求和節(jié)點，如圖1所示。假定各噪聲源是獨立的，先求出每一部件在輸出端的相位噪聲，再利用疊加法確定PLL頻合器輸出端總的相位噪聲，且在求某一噪聲源影響時，令其他噪聲源輸出為零。各部件在輸出端相位噪聲是通過各自的傳遞函數(shù)來求得的。如設(shè)某一相位噪聲源為φnX ，輸出相位噪聲為φo(s)，則φnX 到輸出端的傳遞函數(shù)為:HnX(s)=φo(s)/φnX(s)(1)又因為閉環(huán)傳遞函數(shù)與正向增益G+、反饋增益G－的關(guān)系為H(s)=G+/(1+G+G－)，則式(1)又可表示為:HnX=G+nX1+G+nXG－nX(2)式中G+nX、G－nX分別是相對該噪聲源的正向增益和反饋增益。由式(2)可得圖1中各部件的相位噪聲傳遞函數(shù)列于表1。表1同時給出了相對某一噪聲源減小相噪的措施，可看出壓控振蕩器的相位噪聲傳遞參數(shù)具有高通特性，而其他各噪聲源的相位噪聲呈低通特性，因此環(huán)路濾波器的帶寬fc 要折衷考慮。PLL頻率合成器總輸出相位噪聲(忽略環(huán)路濾波器)可由下式計算:SnTotal(f) = φ2nR (f)H(s)2s=j2πf + φ2nN(f)H(s)2s=j2πf

+φ2nPD(f)H(s)Kd 2s=j2πf+φ2nVCO(f)1-H(s)N2s= j2πf(3)1.2 PLL頻合器相位噪聲仿真

我們利用ADS仿真軟件，驗證上述分析得出的結(jié)論。采用電荷泵三階無源環(huán)路濾波器，設(shè)定電路的原始參數(shù)為環(huán)路帶寬10 kHz，Kd=1/10π，Ko=1 MHz/V，分頻比為1 000。為了分析環(huán)路參數(shù)變化對輸出相位噪聲的影響，首先根據(jù)原始數(shù)據(jù)進行仿真，然后分別改變其中的某一參數(shù)，仿真變參數(shù)后對系統(tǒng)輸出的影響。

圖1 帶有噪聲注入的線性化相位模型仿真電路如圖2所示，仿真結(jié)果見圖3，圖中設(shè)頻標(biāo)m1～m7，分別對應(yīng)頻率1 Hz，100 Hz，1 kHz，100 kHz，1 MHz和10 MHz。

圖2 各部件相位噪聲在頻合器輸出端的仿真模型仿真結(jié)果中變參數(shù)數(shù)據(jù)與原始數(shù)據(jù)比較：在環(huán)路帶寬內(nèi)(頻標(biāo)m1～m3)，N的增加增大了相位噪聲，Kd的增加減少了m2～m3處的相噪，而Ko的增加對帶內(nèi)的相噪影響不大；在環(huán)路帶寬外，Ko的增加增大了m4～m6處的相噪，Kd和N的增加對相位噪聲沒什么影響(m4～m7處)；環(huán)路帶寬fc增加一倍，則增加了m4～m7的相噪，而fc減少一倍，則減少了m4～m6處的相噪。

表1 各噪聲源噪聲傳遞函數(shù)及減小相位噪聲的措施

噪聲源正向增益反向增益?zhèn)鬟f函數(shù)減小相噪的措施基準(zhǔn)

頻率源KdF(s)Kos1NKdF(s)Ko/s1+KdKoF(s)/sN減小Kd，Ko，

fc或N分頻器KdF(s)Kos1NKdKoF(s)/s1+KdKoF(s)/sN減小Kd，Ko，

fc或N鑒相器F(s)KosKd1NF(s)Ko/s1+KdKoF(s)/sN減小Ko，fc

或N；增大Kd壓控

振蕩器1KdF(s)Kos1N11+KdKoF(s)/sN增大Kd，Ko或

fc；減小N2 鎖相環(huán)頻合器鎖定時間的分析

鎖定時間與環(huán)路帶寬成反比，帶寬越大，鎖定時間越短，系統(tǒng)跟蹤性能越好。分析鎖定時間，首先要得出環(huán)路濾波器的傳遞函數(shù)。對于圖2中電荷泵三階無源環(huán)路濾波器，其傳遞函數(shù)形式為:圖3 總相位噪聲在頻合器輸出端的仿真結(jié)果F(s)=1+s·T2s·Ctot·(1+s·T1)(1+s·T3)(4)式中Ctot=C1+C2+C3；T1=R2C1C2/Ctot；T2=R2·C2；T3=R3C3。環(huán)路的開環(huán)傳遞函數(shù):Ho(s)=KdIP2πF(s)Kos1N

=K(1+sT2)s2NCtot(1+sT1)(1+sT3)(5)式中K=KdKoIP/2π。由H(s)=N·Ho(s)/(1+Ho(s))閉環(huán)傳遞函數(shù)為:H(s)=K·N(1+s·k0)s4·Nk1+s3·Nk2+s2·Nk3+s·K·k0+K(6)式中，k0=R2C2，k1=C1R2C2R3C3，k2=R2C2C3+C1R2C2+C1R3C3+C2R3C3，k3=Ctot。因為頻率是相位的微分，所以頻率閉環(huán)傳遞函數(shù)為s·H(s)。當(dāng)輸入頻率階躍為Δf=f2－f1時，代入輸入信號頻率函數(shù)Δf/s求得輸出信號頻率階躍函數(shù)為:fΔ(s)=s·Δfs·H(s)

=n1·(1+s·k0)s4+d3·s3+d2·s2+d1·s+d0

=∑3i=0Ai·1s·(s－pi)+k0s－pi(7)式中n1=K·ΔfNk1，d0=KNk1，d1=K·k0Nk1，d2=k3/k1，d3=k2/k1，Ai=n1·∏k≠i1pi－pk，pi是fΔ(s)分母的四個根，由此求得瞬態(tài)響應(yīng)為^［2］:fo(t)=f2+∑3i=0Ai·epi·t·(1pi+R2·C2)(8) 由計算機仿真結(jié)果可得鎖定時間在相位裕量為48°時最小，其表達式如下^［2］:TL400fc·(1－log10 ε)(9)其中ε=ftol/f2－f1為頻率精度要求(ftol為實際輸出頻率偏離標(biāo)稱工作品頻率的容忍值)，TL的單位為μs，fc的單位為kHz。上式適用于所有PLL頻合器鎖定時間估算，其大小與環(huán)路帶寬成反比，而且當(dāng)環(huán)路帶寬與頻率容忍度同比變化時鎖定時間不變。

3 Ｓ波段寬帶快速跳頻頻合器的實現(xiàn)

3.1 技術(shù)指標(biāo)及方案選擇

跳頻頻合器主要技術(shù)指標(biāo)：輸出頻段S波段，頻帶范圍500 MHz；頻率轉(zhuǎn)換時間<120 μs；相位噪聲在偏離載波1 kHz，10 kHz，100 kHz處分別小于-70 dBc/Hz，-80 dBc/Hz，-90 dBc/Hz。

我們采用了DDS分頻的PLL組合頻率合成器技術(shù)方案，選用ADI公司的AD9956芯片，該芯片集成了DDS與PLL兩部分，DDS作為頻合器中的分頻器，內(nèi)部時鐘頻率可達400 MSPS，14位的D/A轉(zhuǎn)換器，48位的頻率調(diào)制字，PLL RF分頻器輸入頻率范圍1～2 700 MHz，設(shè)計方案見圖4。

圖4 DDS分頻PLL頻合器結(jié)構(gòu)圖3.2 頻合器相位噪聲及鎖定時間可行性論證

3.2.1 輸出總相位噪聲可行性的分析

由PLL頻合器基本工作原理可知，頻合器環(huán)路帶寬內(nèi)相位噪聲與基準(zhǔn)頻率源、鑒頻鑒相器噪聲基底、分頻器輸出信號有關(guān)，而帶外的相噪與VCO有關(guān)。

AD9956芯片的相位噪聲來自鑒頻鑒相器噪聲基底和DAC輸出的相位噪聲，這里DAC輸出信號為PLL頻合器分頻器的輸出信號。AD9956的鑒頻鑒相器噪聲基底在工作頻率為50 kHz，2 MHz，100 MHz，200 MHz時分別為-149 dBc/Hz，-133 dBc/Hz，-116 dBc/Hz，-113 dBc/Hz；AD9956中DAC輸出頻率為5184 MHz時，偏離載波10 Hz，100 Hz，1 kHz，100 kHz，>1 MHz處的相位噪聲分別為-119 dBc/Hz，-125 dBc/Hz，-132 dBc/Hz，-142 dBc/Hz，-150 dBc/Hz，-155 dBc/Hz。由于DAC具有低相位噪聲性能，基準(zhǔn)頻率源通常又采用穩(wěn)定度高、相位噪聲低的晶振，所以頻合器帶內(nèi)相位噪聲主要取決于AD9956中鑒頻鑒相器的噪聲基底，其理論計算值由下式得到:［L］=［LPFD］+20log N(10)式中［·］表示對數(shù)值，N為系統(tǒng)的分頻比，［LPFD］為所使用鑒相頻率噪聲基底的分貝數(shù)。設(shè)鑒相頻率為25 MHz，可推算噪聲基底－122 dBc/Hz，設(shè)N=92，因此由式(10)得帶內(nèi)相位噪聲為:［L］=－122+39.3=－82.7 dBc/Hz(11) 根據(jù)理論計算值，如選擇合適的環(huán)路帶寬是能滿足指標(biāo)要求的，但由于頻率高、頻帶寬，且要考慮獲得快速鎖定的大環(huán)路帶寬，因此滿足指標(biāo)的相位噪聲富裕量不大，在器件選擇、PCB設(shè)計時要周密考慮，盡量達到理論計算值。

3.2.2 跳頻鎖定時間可行性分析

跳頻鎖定時間的估算包括DDS的頻率轉(zhuǎn)換時間、PLL轉(zhuǎn)換時間以及控制電路的轉(zhuǎn)換時間。DDS的頻率跳變時間與PLL轉(zhuǎn)換時間和控制電路轉(zhuǎn)換時間比起來要小得多，因此可以忽略。

PLL頻率轉(zhuǎn)換時間與環(huán)路狀態(tài)有關(guān)。采用電荷泵三階無源環(huán)路濾波器，設(shè)環(huán)路帶寬fc=100 kHz、頻率容忍度ε=500 kHz，利用式(9)可得跳頻間隔500 MHz時的頻率轉(zhuǎn)換時間為28 μs。

AD9956的狀態(tài)和頻率控制字采用串行方式輸入，要對32 b功能控制寄存器CFR1、40 b功能控制寄存器CFR2、64 b頻率控制寄存器PCR0和各自的8 b地址信息，總共寫入160 b的有用信息。為了減小系統(tǒng)復(fù)雜度，使用單片機產(chǎn)生的時鐘，在每次對AD9956寫入1 b有用信息時，需要三個周期的時鐘控制，160 b有用信息就需480個時鐘周期，計算頻率控制字和單片機控制需要40個時鐘周期，合起來一次跳頻控制需要520個時鐘周期。如單片機采用8 MHz晶振作為時鐘，控制電路的轉(zhuǎn)換時間為:1/(8×106)×520=65 μs(12) 如果提高時鐘頻率，可進一步減小控制電路的轉(zhuǎn)換時間。因此合理的選擇環(huán)路中有關(guān)參數(shù)，鎖定時間是能達到指標(biāo)要求的。

3.3 測試結(jié)果

相位噪聲的測試結(jié)果：在工作頻率范圍內(nèi)，偏離載波1 kHz，10 kHz，100 kHz時的相位噪聲分別小于-73 dBc/Hz，-81dBc/Hz和-93 dBc/Hz，且整個輸出頻帶內(nèi)雜散輸出均小于-70 dBc。圖5(a)，圖5(b)分別示出了f0=1 800 MHz，f0=2 300 MHz時的相位噪聲測試頻譜圖，從圖5(b)可看出在1 000 MHz的頻率范圍內(nèi)對雜散的抑制很好。

頻率鎖定時間測試結(jié)果：工作頻率范圍內(nèi)最大的頻率跳變(500 MHz)鎖定時間為110 μs，表2示出了測試結(jié)果。圖5(c)，圖5(d)分別示出了頻率跳變范圍為1 880~1 980 MHz，1 800~2 300 MHz VCO測量電壓的變化曲線。

表2 頻率轉(zhuǎn)換時間測試結(jié)果

頻率轉(zhuǎn)換間隔10 MHz100 MHz200 MHz300 MHz400 MHz500 MHz頻率轉(zhuǎn)換

時間 /μs2030406580110圖5 測試結(jié)果4 結(jié) 語

跳頻頻率合成器設(shè)計和制作的重點之一是要解決頻率捷變快速鎖定的問題，文章對鎖相環(huán)頻合器的相位噪聲和鎖定時間進行了分析，并進行了仿真；采用基于DDS分?jǐn)?shù)分頻的鎖相環(huán)頻合器方案，實現(xiàn)了S波段寬帶跳頻頻合器。試驗結(jié)果表明，采用該方案的頻率合成器頻率轉(zhuǎn)換速度快、相噪低、頻譜純度高，同時滿足低功耗、小型化要求，驗證了該方案的合理性和實用性。

參 考 文 獻

［1］莊卉，黃蘇華，袁國春.鎖相和頻率合成技術(shù)\\.北京:氣象出版社，1996.

［2］Shigura Matsuda.PLL Performance，Simulation，and Design［M］.Second Edition.2001.

［3］穆曉華，徐軍.DDS芯片AD9956及其應(yīng)用\\.現(xiàn)代電子技術(shù)，2006，29(21):108-109，117.

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文