摘 要：基于RS 485通信協(xié)議設(shè)計(jì)接收電路中的比較電路。比較電路采用帶有源電流鏡的折疊式共源共柵運(yùn)放，單端輸出，在折疊點(diǎn)處增加4個(gè)NMOS管為電路提供正反饋，并通過適當(dāng)?shù)恼{(diào)節(jié)其中2個(gè)的寬長比來改變遲滯電壓的范圍。采用CSMC 0.6 μm COMS工藝的HSpice仿真結(jié)果表明，此電路能夠產(chǎn)生大約±200 mV的遲滯電壓，并且當(dāng)數(shù)據(jù)傳輸速率達(dá)到2.5 Mb/s時(shí)也能正常工作，比通常的比較器更能滿足RS 485協(xié)議的要求。

關(guān)鍵詞：RS 485；折疊式共源共柵運(yùn)放；遲滯電壓；正反饋

中圖分類號：TN432 文獻(xiàn)標(biāo)識碼：B 文章編號：1004-373X(2008)02-048-03

A Novel Comparator with Hysteresis for RS 485 Interface Chip

XIN Mengmeng，MA Lingzhi，LAI Defeng

(Dalian University of Technology，Dalian，116023，China)

Abstract：A novel comparator with hysteresis for RS 485 communication is presented，based on folded cascode Op Amp with active current mirror，single-ended output，adding four NMOS at folded point to supply positive feedback.The range of hysteresis voltage is changed by changing W/L of two of them properly.HSpice simulation with CSMC 0.6 μm COMS technology shows that，it can bring hysteresis voltage about ±200 mV，and as data rate reaches up to 2.5 Mb/s，it also works correctly.It can satisfy the RS 485 communication more than other 485 comparators.

Keywords：RS 485;folded cascode Op Amp;hysteresis voltage;positive feedback

1 引 言

隨著數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，通常由單片機(jī)構(gòu)成的應(yīng)用系統(tǒng)，如儀器儀表、智能設(shè)備等，都需要與PC機(jī)交換數(shù)據(jù)，實(shí)現(xiàn)與PC間的通訊功能，以充分發(fā)揮PC機(jī)之間的功能互補(bǔ)，資源共享的優(yōu)勢［4］。以往常用的RS 232已不能滿足設(shè)計(jì)的要求，如傳輸速率慢、傳輸距離短、傳輸信號易受外界的干擾等缺點(diǎn)。于是對性能優(yōu)越的RS 485需求日益增加。在RS 485的設(shè)計(jì)中，接收電路是非常重要的模塊；比較電路是其重要組成部分，是芯片設(shè)計(jì)成功的關(guān)鍵。本文基于RS 485協(xié)議進(jìn)行接收電路中的比較電路的設(shè)計(jì)。該電路采用帶有源電流鏡的折疊式共源共柵運(yùn)放，單端輸出，在折疊點(diǎn)處增加4個(gè)NMOS提供正反饋，并通過適當(dāng)?shù)恼{(diào)節(jié)其中2個(gè)的寬長比改變遲滯電壓的范圍，從而使芯片完成接收功能。

2 電路設(shè)計(jì)與分析

圖1為本文設(shè)計(jì)的遲滯比較電路。由5部分組成：啟動(dòng)電路，分壓電路，帶有源電流鏡的折疊式共源共柵運(yùn)放，遲滯電壓控制電路和偏置電路。

折疊式共源共柵運(yùn)放由PMOS輸入器件和NMOS共源共柵晶體管構(gòu)成［1］。采用P管輸入主要是運(yùn)放有一個(gè)較好的頻率特性，因?yàn)檎郫B共源共柵運(yùn)放的非主極點(diǎn)在折疊點(diǎn)，P管輸入比N管輸入的寄生電容小，其頻率特性較好。此外由于P管產(chǎn)生的噪聲要小于NMOS管產(chǎn)生的噪聲，所以這種結(jié)構(gòu)的噪聲性能也要好于N管輸入的結(jié)構(gòu)。以PMOS為輸入對能使輸入共模電平低到0 V。M1，M2構(gòu)成差分輸入對管，其N阱與他們的共源點(diǎn)相連接。由于沒有襯偏效應(yīng)的影響，M1，M2的閾值電壓與輸入共模電平無關(guān)，從而提高了共模抑制比。M5為輸入管提供偏置電流。M17，M18為有源負(fù)載，M18幫助M1在輸出端產(chǎn)生電壓變化，將差動(dòng)輸入轉(zhuǎn)化成單端輸出。

3 電路仿真結(jié)果

對設(shè)計(jì)的電路進(jìn)行性能指標(biāo)的仿真驗(yàn)證。仿真軟件采用HSpice，仿真模型基于CSMC 0.6 μm COMS 工藝。圖2給出直流分析下遲滯電壓的仿真結(jié)果。條件為VA=0 V，VB=-0.5~0.5 V和0.5~-0.5 V，仿真數(shù)據(jù)表明，此電路能夠產(chǎn)生±200 mV的閾值點(diǎn)。

4 結(jié) 語

本文利用帶有源負(fù)載的折疊式共源共柵運(yùn)放，設(shè)計(jì)了一種應(yīng)用于RS 485通信接口芯片的遲滯比較器，他采用正反饋產(chǎn)生遲滯特性，并通過適當(dāng)?shù)母淖?個(gè)NMOS管的寬長比來改變遲滯電壓的范圍。采用CSMC 0.6 μm COMS工藝模型HSpice仿真工具對所設(shè)計(jì)的遲滯比較器進(jìn)行了直流、瞬態(tài)分析，結(jié)果表明：基于這種結(jié)構(gòu)的比較器在5 V工作電壓，共模輸入電壓為-7~12 V的條件下，能夠產(chǎn)生大約±200 mV的遲滯電壓，并且當(dāng)數(shù)據(jù)傳輸速率達(dá)到2.5 Mb/s時(shí)也能正常工作，現(xiàn)已成功地應(yīng)用于RS 485通信接口芯片中。

參 考 文 獻(xiàn)

［1］Behzad Razavi.Design of Analog CMOS Integrated Circuits［M］.西安:西安交通大學(xué)出版社，2003.

［2］\\[美\\] Phillip E Allen，Douglas R Holberg.CMOS模擬集成電路設(shè)計(jì)［M］.北京:電子工業(yè)出版社，2005.

［3］應(yīng)建華，郭艷，陳艷，等.RS 485全工收發(fā)器芯片的設(shè)計(jì)［J］.華中科技大學(xué)學(xué)報(bào):自然科學(xué)版，2006，34(10):7-10.

［4］袁波.提高RS 485通信可靠性的措施［J］.電子世界，2005(11):53-54.[HJ0][HJ]

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文。