李志雄,何慧敏,3,劉豐滿,3,薛海韻,3,孫 瑜,3,隗 娟,曹立強(qiáng),3

(1.中國(guó)科學(xué)院微電子研究所,北京 100029; 2.中國(guó)科學(xué)院大學(xué),北京 100049;3.華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司,江蘇 無(wú)錫 214135)

0 引 言

隨著大數(shù)據(jù)、云計(jì)算、第五代移動(dòng)通信、移動(dòng)互聯(lián)網(wǎng)以及人工智能等應(yīng)用的快速發(fā)展,全球的通訊數(shù)據(jù)量急劇增長(zhǎng),極大地增大了現(xiàn)今通信系統(tǒng)的壓力。傳統(tǒng)的電互連采用銅互連方式,存在損耗、反射、延遲、串?dāng)_、體積和重量等固有問(wèn)題,已經(jīng)無(wú)法滿足更高數(shù)據(jù)通信速率和更大傳輸容量的要求[1]。光互連具有寬頻帶、抗電磁干擾、強(qiáng)保密性、低傳輸損耗和低功耗等明顯優(yōu)于電互連的特點(diǎn)[2-4],光互連技術(shù)代替電互連已成為勢(shì)不可擋的趨勢(shì)。

本文提出一種改進(jìn)型的光發(fā)送和光接收模塊封裝。首先,在光發(fā)送模塊的電信號(hào)輸入端和光接收模塊的電信號(hào)輸出端增加時(shí)鐘數(shù)據(jù)恢復(fù)(Clock Data Recovery,CDR)電路,電信號(hào)在傳輸過(guò)程中由于帶寬限制,信號(hào)碼間干擾嚴(yán)重,增加CDR電路可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)和信號(hào)整形；其次,改進(jìn)封裝結(jié)構(gòu),設(shè)計(jì)合理的銅基高度,調(diào)整芯片位置,使跨阻放大器(Trans-impedance amplifier,TIA)、探測(cè)器(Photodetector,PD)和印制電路板(Printed Circuit Board,PCB)處在同一高度,從而減小封裝打線長(zhǎng)度,減小回路電感,提高傳輸性能。

1 結(jié)構(gòu)描述

未優(yōu)化的光發(fā)送模塊如圖1(a)所示,高速調(diào)制信號(hào)通過(guò)微型A(Subminiature A,SMA)連接器饋入到高速PCB,經(jīng)過(guò)放大后驅(qū)動(dòng)光調(diào)制芯片,實(shí)現(xiàn)由調(diào)制的電信號(hào)到調(diào)制的光信號(hào)的轉(zhuǎn)換。外部直流光源的輸入與調(diào)制后光信號(hào)的輸出都是通過(guò)光纖陣列與光柵陣列耦合方式進(jìn)行,首先單路直流光通過(guò)一路光纖通道耦合到硅光芯片,然后通過(guò)光分束器均分為4路后分別進(jìn)入4個(gè)調(diào)制器,經(jīng)調(diào)制后4路調(diào)制光信號(hào)通過(guò)其他4個(gè)光柵通道輸出,其中光纖陣列與豎直方向夾角為8°,單個(gè)光柵耦合損耗約為2.6 dB。未優(yōu)化的光接收模塊如圖1(b)所示,接收模塊光信號(hào)的耦合方式與發(fā)射模塊相同,III-VI族的PD把由光柵耦合來(lái)的光信號(hào)轉(zhuǎn)換成較弱的電流信號(hào),經(jīng)過(guò)TIA轉(zhuǎn)換成調(diào)制的電信號(hào)。PCB下的銅基一方面起到支撐PD和馬赫-曾德?tīng)栒{(diào)制器(Mach-Zehnder Modulator,MZM)的作用,另一方面加強(qiáng)了收發(fā)模塊的散熱作用。

圖2和3所示分別為優(yōu)化后的光發(fā)送與光接收模塊,考慮到信號(hào)長(zhǎng)距離傳輸帶來(lái)的碼間干擾與綁定線過(guò)長(zhǎng)導(dǎo)致的信號(hào)反射等因素的影響,對(duì)圖1的設(shè)計(jì)結(jié)構(gòu)進(jìn)行優(yōu)化改進(jìn)。首先,在光發(fā)送模塊的信號(hào)輸入端與光接收模塊的信號(hào)輸出端增加CDR電路模塊,其作用是對(duì)數(shù)據(jù)進(jìn)行恢復(fù)和整形；其次,調(diào)整封裝結(jié)構(gòu),合理地調(diào)整銅基厚度與TIA芯片的位置,使光發(fā)送模塊的MZM與高速PCB以及光接收模塊的PD、TIA和高速PCB處于同一水平高度,縮短綁定線的長(zhǎng)度以減小信號(hào)的反射,避免信號(hào)完整性問(wèn)題；最后,在較長(zhǎng)的高速綁定線處做出適當(dāng)?shù)娜菪匝a(bǔ)償,由于長(zhǎng)的綁定線存在較大的電感,在這個(gè)阻抗不連續(xù)的位置將造成較大的信號(hào)反射,所以需要在焊盤處做出合適的容性補(bǔ)償來(lái)減小阻抗。

圖2 優(yōu)化后的光發(fā)送模塊與正視圖

圖3 優(yōu)化后的光接收模塊與正視圖

2 電學(xué)設(shè)計(jì)與仿真

優(yōu)化前后光收發(fā)模塊PCB基板的疊層結(jié)構(gòu)完全相同,均采用6層結(jié)構(gòu),如圖4所示,第1和6層為高速信號(hào)層,第2和5層為地層,第3和4層為電源層。高速信號(hào)層金屬采用35μm厚的超低輪廓銅箔,中間4層金屬采用18μm厚的標(biāo)準(zhǔn)銅箔,整個(gè)高速PCB采用對(duì)稱結(jié)構(gòu)使整個(gè)PCB受力均勻,以防止在回流過(guò)程中出現(xiàn)翹曲。高速信號(hào)層的介質(zhì)采用樹(shù)脂基板材料,其相對(duì)介電常數(shù)為3.6,正切損耗為0.004,介電常數(shù)與正切損耗值較低,在傳輸高速信號(hào)時(shí)損耗較低,延時(shí)相對(duì)較小,可以實(shí)現(xiàn)更高的傳輸帶寬。地層與電源層介質(zhì)采用玻璃布基板材料,有利于節(jié)約成本和提高電源完整性(Power Integrity,PI)。整個(gè)高速PCB的總厚度約為750μm。

圖4 6層PCB的疊層結(jié)構(gòu)

由于光收發(fā)模塊的尺寸非常有限,信號(hào)線之間的間距很小,相鄰信號(hào)之間的串?dāng)_嚴(yán)重[5],這使信號(hào)完整性((Signal Integrity,SI)的設(shè)計(jì)變得復(fù)雜和具有挑戰(zhàn)性。此外,電源分配網(wǎng)絡(luò)(Power Distribution Network,PDN)的設(shè)計(jì)也是模塊設(shè)計(jì)的重要考慮方面。

2.1 傳輸線設(shè)計(jì)

光收發(fā)模塊PCB的高速傳輸線采用共面波導(dǎo)傳輸線,為了與芯片內(nèi)部的端接阻抗匹配,差分傳輸線阻抗需匹配到100Ω,單端傳輸線阻抗需匹配到50Ω。光收發(fā)模塊使用的信號(hào)接口SMA連接器的尺寸較大,而芯片端的差分信號(hào)對(duì)內(nèi)的間距較小,導(dǎo)致由芯片到SMA連接器的連接必須由差分線結(jié)構(gòu)轉(zhuǎn)到單端線結(jié)構(gòu)。因此,模塊需要設(shè)計(jì)兩種低損耗的傳輸線以滿足要求,并用Ansys HFSS軟件中基于有限元方法對(duì)傳輸線寬、線間距和線與地之間的間距進(jìn)行了優(yōu)化,單端線和差分線的仿真模型及其對(duì)應(yīng)的S參數(shù)和特征阻抗如圖5所示。單端線的最佳線寬為160μm,信號(hào)線與地平面的間距為109μm；差分線的最優(yōu)線寬為112μm,信號(hào)線間距和信號(hào)線與地平面間距均為100μm。如圖5(d)和(h)所示,單端線阻抗與50Ω匹配良好,差分線阻抗與100Ω匹配良好,在30 GHz的頻率下,單端線的損耗優(yōu)化到0.4 d B/cm,差分線損耗優(yōu)化到0.38 dB/cm。

圖5 單端線與差分線的高速仿真特性

圖6 SMA連接器與TIA芯片鏈路仿真

圖7 TIA芯片的綁定線位置仿真

2.2 不連續(xù)結(jié)構(gòu)優(yōu)化

為了提高光電模塊的帶寬,需要對(duì)模塊中的不連續(xù)結(jié)構(gòu)進(jìn)行電磁仿真,以實(shí)現(xiàn)最低的損耗和最佳的阻抗匹配。在收發(fā)模塊中,主要有以下兩種不連續(xù)結(jié)構(gòu)需要優(yōu)化:

(1)耦合電容:為了避免直流電平進(jìn)入模塊損壞TIA、驅(qū)動(dòng)或CDR芯片,在模塊的輸入端或輸出端都使用了耦合電容來(lái)阻擋直流電平。由于焊盤的尺寸與信號(hào)線的地-信號(hào)-信號(hào)-地(Gnd-Signal-Signal-Gnd,GSSG)結(jié)構(gòu)尺寸不一致,導(dǎo)致電容耦合處的阻抗與傳輸線的阻抗不匹配,因此需要在焊盤處優(yōu)化反焊盤的尺寸和下部回流路徑的面積,以達(dá)到阻抗匹配。

(2)高速信號(hào)過(guò)孔:SMA連接器安裝在PCB的頂層,信號(hào)由PCB底層通過(guò)過(guò)孔與SMA連接器相連,因此需要優(yōu)化過(guò)孔的尺寸結(jié)構(gòu),使過(guò)孔的阻抗與傳輸線的阻抗匹配。

2.3 無(wú)源鏈路的仿真

優(yōu)化前后光收發(fā)模塊的4個(gè)通道幾乎是完全相同的,不連續(xù)結(jié)構(gòu)也完全相同,所以在仿真中僅以一個(gè)接收通道為代表進(jìn)行建模仿真來(lái)驗(yàn)證其高頻特性。優(yōu)化前的模塊SMA連接器到TIA芯片綁定線焊盤的仿真模型及S參數(shù)、特征阻抗如圖6所示,由插入損耗曲線可知,鏈路的3 dB帶寬達(dá)到40 GHz,整個(gè)鏈路的阻抗(不考慮綁定線)與100Ω(差分線)匹配良好。優(yōu)化后的光收發(fā)模塊SMA連接器到CDR芯片焊盤位置與其仿真結(jié)構(gòu)類似。

如圖7(a)所示,優(yōu)化后的封裝結(jié)構(gòu)將位于PCB上的TIA芯片位置進(jìn)行了調(diào)整,使其處于PCB凹槽位置,同時(shí)調(diào)整TIA芯片下部的銅基高度使PD、TIA芯片和PCB處于同一高度,優(yōu)化后的結(jié)構(gòu)縮短了綁定線的長(zhǎng)度約為250μm,減小了阻抗不連續(xù)處的長(zhǎng)度,同時(shí)通過(guò)增大PCB上綁定線的焊盤尺寸來(lái)減小鏈路中的阻抗。綁定線處的仿真結(jié)果如圖7(b)、(c)和(d)所示,優(yōu)化后的封裝結(jié)構(gòu)在30 GHz頻率下插入損耗減小了約0.5 dB。

考慮到在經(jīng)過(guò)長(zhǎng)距離傳輸后,信號(hào)的時(shí)延變大,上升沿和下降沿變緩,碼間干擾嚴(yán)重[6],同時(shí)差分對(duì)內(nèi)部的長(zhǎng)度不等導(dǎo)致差分信號(hào)轉(zhuǎn)換成共模噪聲[7],因此會(huì)導(dǎo)致信號(hào)抖動(dòng)加重。為了克服以上問(wèn)題,優(yōu)化的封裝結(jié)構(gòu)提出在信號(hào)輸入驅(qū)動(dòng)和TIA信號(hào)輸出處加入CDR芯片,光收發(fā)模塊添加CDR芯片的位置類似,本文以TIA到CDR芯片中的兩個(gè)通道為例。仿真結(jié)果如圖8所示,引入CDR芯片后帶來(lái)的插入損耗較低,在40 GHz的帶寬范圍內(nèi)插入損耗不超過(guò)1.25 dB,第2通道入口處的阻抗略高于100Ω,這是由于從TIA芯片引出的線過(guò)于密集,無(wú)法放置更多的地過(guò)孔,導(dǎo)致信號(hào)的回流路徑變長(zhǎng),增加了傳輸線的阻抗。

圖8 TIA芯片與CDR芯片傳輸線仿真

3 性能測(cè)試

圖9和10所示分別為優(yōu)化前后的光發(fā)送和光接收模塊實(shí)物圖。通過(guò)對(duì)比可知,在光發(fā)送模塊信號(hào)的輸入端和光接收模塊信號(hào)的輸出端增加了CDR芯片,同時(shí)調(diào)整了光接收模塊的TIA芯片位置。

圖9 優(yōu)化前的光發(fā)送與光接收模塊實(shí)物圖

圖10 優(yōu)化后的光發(fā)送模塊與光接收模塊實(shí)物圖

圖11和12所示分別為優(yōu)化前后的光收發(fā)模塊在1 550 nm波長(zhǎng)、通信速率范圍為10～30 Gbit/s時(shí)測(cè)試得到的眼圖。優(yōu)化前光發(fā)送模塊性能較差,在通信速率為15 Gbit/s的情況下,眼圖質(zhì)量較差,抖動(dòng)大,眼幾乎呈閉合態(tài)勢(shì),光接收模塊眼圖在通信速率范圍為15～25 Gbit/s時(shí),眼圖逐漸閉合,眼圖抖動(dòng)較厲害。通過(guò)對(duì)優(yōu)化前后的眼圖進(jìn)行比較可知,數(shù)據(jù)通信速率為25 Gbit/s時(shí),使用CDR芯片模塊的上升沿時(shí)間與下降沿時(shí)間明顯小于不使用CDR芯片的模塊,抖動(dòng)明顯減小,光接收模塊的平均抖動(dòng)也從3.5 ps減少到1.6 ps,優(yōu)化后的模塊眼內(nèi)噪聲也降低了很多。因此,使用帶有CDR芯片的模塊和特別設(shè)計(jì)的銅基可以真正提高高速光收發(fā)模塊的性能。優(yōu)化后的光收發(fā)模塊在28 Gbit/s的通信速率下,其測(cè)試的眼圖依然較為理想。對(duì)優(yōu)化后的光收發(fā)模塊在4通道25 Gbit/s的速率下聯(lián)合測(cè)試,光發(fā)送與光接收模塊采用背靠背的連接方式,整個(gè)鏈路的誤碼率在1E-13以下,光收發(fā)模塊的整體功率僅為3.9 W。

圖11 優(yōu)化前模塊測(cè)試眼圖

圖12 優(yōu)化后模塊測(cè)試眼圖

4 結(jié)束語(yǔ)

本文介紹了一款高速率和低成本的4通道光發(fā)送與光接收模塊。模塊通過(guò)縮短PD、TIA與PCB板之間的連接線長(zhǎng)度,并在連接線上添加CDR芯片來(lái)提高模塊的性能,通過(guò)建模仿真對(duì)模塊中的不連續(xù)結(jié)構(gòu)進(jìn)行了仿真優(yōu)化,并對(duì)模塊的性能進(jìn)行了測(cè)試。由模塊的測(cè)試結(jié)果對(duì)比可知,在4通道25 Gbit/s通信速率下,優(yōu)化后的測(cè)試眼圖質(zhì)量明顯提升,眼圖清晰,上升沿/下降沿陡峭,眼圖抖動(dòng)減小。優(yōu)化后的光發(fā)送與光接收模塊背靠背聯(lián)合測(cè)試,誤碼率在1E-13以下,且光收發(fā)模塊的整體功率僅為3.9 W。該光收發(fā)模塊具有速率高、功耗低、數(shù)據(jù)容量大、成本低、組裝簡(jiǎn)單和傳輸距離遠(yuǎn)等優(yōu)點(diǎn),能夠滿足數(shù)據(jù)中心和超級(jí)計(jì)算機(jī)等高速率和大數(shù)據(jù)量信號(hào)的傳輸需求。