張錦鵬 趙建軍 唐海峰 趙 恩

（昆明理工大學理學院 昆明 650500）

基于USB接口多位數(shù)據(jù)格式的高速傳輸系統(tǒng)?

張錦鵬 趙建軍 唐海峰 趙 恩

（昆明理工大學理學院 昆明 650500）

該設(shè)計實現(xiàn)了一種基于USB2.0接口的數(shù)據(jù)傳輸系統(tǒng)。該系統(tǒng)由FPGA產(chǎn)生一個35位自加到250清0的計數(shù)器，實現(xiàn)通過USB把計數(shù)器的數(shù)值傳送到上位機的功能。該設(shè)計采用的FPGA芯片為Altera公司的CycloneII EP2C5Q208C8N，USB芯片為Cypress公司EZ-USB系列的CY7C68013A。通過Quartus II軟件，Keil軟件，Cypress控制臺進行USB接口多位數(shù)據(jù)傳輸系統(tǒng)的設(shè)計。該系統(tǒng)可用于高精度、高速度、低成本的批量數(shù)據(jù)傳輸。

FPGA；USB；數(shù)據(jù)傳輸；Cypress

1 引言

USB又稱為串行數(shù)據(jù)接口，具有高速率傳輸數(shù)據(jù)，即插即用的優(yōu)點。USB2.0標準規(guī)定其傳輸速率高達480Mbps，它已經(jīng)成為目前電腦中的標準擴展接口［1～3］。本系統(tǒng)設(shè)計的目的是通過 FPGA 產(chǎn)生一個35位自加到250清零的計數(shù)器，實現(xiàn)通過USB把計數(shù)器的數(shù)值傳送到上位機，最終實現(xiàn)一種基于CY7C68013A的USB數(shù)據(jù)傳輸系統(tǒng)。

2 系統(tǒng)總體設(shè)計方案

本設(shè)計通過FPGA產(chǎn)生一個35位自加到250清零的計數(shù)器，通過USB把計數(shù)器的數(shù)值傳送到上位機。因為USB的數(shù)據(jù)位寬為16，計數(shù)器為35位，因此需要分開傳送。圖1所示為本設(shè)計的RTL（Register Transfer Level）視圖。

圖1中的datagen產(chǎn)生一個cnt的35位計數(shù)器，由于要分三次傳送所以計數(shù)器的時鐘驅(qū)動為USB時鐘的三分頻。USB模塊為USB的傳輸模塊，通過USB傳輸?shù)缴衔粰C的功能實現(xiàn)就在此模塊中實現(xiàn)。其中圖2所示為USB模塊設(shè)計的狀態(tài)機流程圖。

EZ-USB系列的USB控制器主要通過兩種模式進行傳輸：Slave FIFO和General ProgrammableInterface（GPIF）。在本文中就是通過Slave FIFO模式下實現(xiàn)USB數(shù)據(jù)傳輸［4］。

圖1 系統(tǒng)RTL視圖

圖2 狀態(tài)機流程圖

盡管一些USB的設(shè)備可以使用EZ-USB中的CPU直接處理USB數(shù)據(jù)，但大部分情況只是將EZ-USB作為USB與外部處理數(shù)據(jù)邏輯的一種管道。USB數(shù)據(jù)流通過EZ-USB內(nèi)部的端點FIFOs在主機和從機中流動。對于外部邏輯而言，這些端點FIFOs提供了時鐘信號、握手信號、讀寫使能和輸出使能等［5］。而其端點FIFO由外部邏輯產(chǎn)生，這就是Slave FIFO模式即從模式。

本設(shè)計所采用的Slave FIFO模式設(shè)計，也就是對FIFO進行寫操作把數(shù)據(jù)傳送到上位機。當有寫事件發(fā)生時，進入WRITE狀態(tài)，寫入cnt［15：0］，若FIFO非滿則跳轉(zhuǎn)WRITE_1狀態(tài)，不然跳回IDLE狀態(tài)；在WRITE_1狀態(tài)，寫入cnt［34：32］，其余高位補零，若FIFO非滿則跳轉(zhuǎn)到WRITE_2狀態(tài)，不然跳回 IDLE狀態(tài)；在 WRITE_2狀態(tài)，寫入 cnt［31：16］，若FIFO非跳轉(zhuǎn)到WRITE狀態(tài)，則跳回IDLE狀態(tài)［6］。其中注意，WRITE_1狀態(tài)和WRITE_2狀態(tài)傳輸?shù)腸nt位數(shù)不能交換。

3 系統(tǒng)硬件設(shè)計

3.1 系統(tǒng)硬件框圖

本設(shè)計采用FPGA作為控制器件，其控制USB接口芯片CY7C68013A。下圖3為USB器件工作在Slave FIFO模式下時USB和FPGA的典型電路連接圖。

設(shè)計是采用同步的方式，在IFCLK為上升沿的時候SLRD，SLWR有效［7］。當IFCLK為上升沿時SLWR有效，F(xiàn)D的數(shù)據(jù)寫入FIFO中。當IFCLK為上升沿時SLRD有效，F(xiàn)IFO中的數(shù)據(jù)讀出。其中SLWR 和 SLRD 為低有效［8～10］。

3.2 FPGA與USB簡介

本設(shè)計中所采用的控制器件FPGA芯片為Al?tera公司的CycloneII EP2C5Q208C8N，USB芯片為Cypress公司的 EZ-USB 系列的 CY7C68013A［11］。其中EP2C5Q208C8N芯片擁有4608個邏輯單元，片上RAM共計119808 bits，13個18*18硬件乘法器，2個高性能PLL以及多達142個用戶自定義IO［12］。板上提供了大容量的SDRAM和Flash ROM等存儲單元。標準的2.54mm間距的擴展插座供用戶方便使用。電源管理模塊只需要外接DC-5V電源即可。該芯片本身具有低成本、高性能、低功耗等優(yōu)點，因此這里選用該器件作為控制器件。

該USB芯片CY7C68013A是Cypress半導體公司EZ-USB系列的一款USB控制器芯片［13］。CY7C68013A芯片具有以下幾個顯著特點：內(nèi)部集成工業(yè)標準的8051處理器［14］；全USB吞吐量；基于RAM的架構(gòu)設(shè)計允許無限制的配置和升級；自動處理USB協(xié)議，為用戶設(shè)計大大簡化了代碼。其中圖4所示為EZ-USB系列芯片的內(nèi)部框架圖?？梢栽趫D4中明顯看到該系列芯片內(nèi)部集成了48MHz的8051處理器，外部具有PHY（物理層）接口。在設(shè)計中比較關(guān)注的就是8051的處理器的配置，對USB寄存器的配置，對FIFOs的讀寫操作。在CY7C68013A中具有4片F(xiàn)IFO，每一片F(xiàn)IFO對應(yīng)一個端點EP。實現(xiàn)USB的傳輸工作主要就是對這4片F(xiàn)IFO進行讀寫操作［15］。

圖4 EZ-USB系列芯片的內(nèi)部框架圖

在進行USB傳輸設(shè)計工作時，要先對CY7C68013A內(nèi)部的寄存器進行配置，該工作是必不可少的，目地是配置USB的一些工作方式［16］。

3.3 USB的傳輸方式

本設(shè)計采用Slave FIFO的模式。圖5所示為Slave FIFO在EZ-USB系統(tǒng)中的角色。

圖5 Slave FIFO在EZ-USB系統(tǒng)中的角色

其中在Slave FIFOs中可以看見有EP2，EP4，EP6，EP8四片F(xiàn)IFO。IFCLK為USB的內(nèi)部時鐘信號，本設(shè)計采用48MHz。其中FLAGA，B，C，D為在固件設(shè)計中的標志位，由固件程序所確定。SLOE為輸出使能信號。SLRD為讀信號，SLWR為寫信號。FIFO的選擇通過FIFOADR［1：0］來確定。當FIFOADR為00時選擇EP2；01時選擇EP4；10時選擇 EP6；11 時選擇EP8［17］。FD［15：0］表示為 16位的USB數(shù)據(jù)信號，也可以通過固件程序選擇為8位的數(shù)據(jù)信號。PKTEND表示為一個包結(jié)束的信號。

4 系統(tǒng)軟件設(shè)計

在進行USB的設(shè)計中，主要分別對USB內(nèi)部固件程序的編寫和對FPGA的USB接口設(shè)計［3］。完成了這兩步后就可以利用Cypress公司官方提供的Cyconsole EZ-USB上位機軟件對USB的數(shù)據(jù)進行接收。

4.1 設(shè)計固件程序

在對USB的芯片介紹中，CY7C68013A內(nèi)部集成了一個51單片機的內(nèi)核作為處理器，并且有許多對USB功能協(xié)議控制的寄存器。對固件程序的設(shè)計簡單而言就是對USB內(nèi)部寄存器的配置，通過對這些寄存器的配置來對USB的模式、傳輸位數(shù)、端點的接收情況等進行設(shè)置。其中圖6為對固件程序設(shè)計的流程圖。

圖6 固件程序流程圖

CY7C68013A內(nèi)部的寄存器都是8位，其中TD_Init（）函數(shù)是對CY7C68013A芯片進行初始化工作［18］，即CPU的工作頻率設(shè)置、USB的傳輸模式設(shè)置、FLAGA、B、C、D管腳進行設(shè)置以及對端點操作的設(shè)置等。TD_Poll（）主要對數(shù)據(jù)進行搬移，循環(huán)調(diào)用。對固件程序的修改主要也就是修改TD_Init（）和TD_Poll（）兩個函數(shù)［19～21］。

4.2 設(shè)計FPGA產(chǎn)生計數(shù)器和USB通信

1）計數(shù)器通過USB傳送到上位機

在FPGA內(nèi)部產(chǎn)生一個16位計數(shù)器，計數(shù)到250時清零重新計數(shù)。通過USB傳送到上位機。采用寫FIFO的方式進行設(shè)計，設(shè)計具體方法同步寫FIFO設(shè)計中，F(xiàn)PGA內(nèi)部產(chǎn)生1個16位遞增計數(shù)器寫入FX2 FIFO中，并通過FX2發(fā)送到上位機，如果FX2內(nèi)部FIFO滿，則計數(shù)器停止計數(shù)，非滿則計數(shù)并寫入FX2的FIFO中［22］。圖7為設(shè)計的仿真波形。

圖7 系統(tǒng)仿真波形

當u_flagb為高時進入寫狀態(tài)，u_slwr為低有效開始寫入FIFO。當u_flagb為低時進入IDLE狀態(tài)停止寫，此時u_slwr為高。在此情況下data_out數(shù)據(jù)一直保存不變直到u_flagb發(fā)生變化。下載到FPGA開發(fā)板，用Cypress控制臺進行測試。本設(shè)計把FPGA的數(shù)據(jù)傳送到EP6，其他端點并不使用。所以這邊只用EP6進行接收數(shù)據(jù)即可［23］。

通過圖7所示可以看出實驗達到了預期效果，由FPGA內(nèi)部產(chǎn)生的一個計數(shù)器通過USB傳送到了上位機。

2）異步FIFO的測試

通過異步FIFO改變使頻率相匹配，異步FIFO的RTL視圖如圖8所示。

圖8 異步FIFO的RTL視圖

其中wr_clk為寫時鐘，wr_en為寫使能信號；rd_clk為讀時鐘，rd_en為讀使能信號；din為輸入管腳；dout為FIFO輸出管腳；empty為空標志位；full為滿標志位。rst為復位信號，此為低電平有效。圖9所示為FIFO的仿真波形圖。

圖9 FIFO的仿真波形圖

其中clk_1為clk的兩分頻，cnt為0～9的計數(shù)器，dout為FIFO的輸出信號。利用異步FIFO改變數(shù)據(jù)輸入輸出的頻率大小。在此注意FIFO的rst為低電平有效，wr和rd信號必須作為output不然波形無法出現(xiàn)。由圖9可以看出使數(shù)據(jù)的頻率發(fā)生了變化達到了預期的效果。

3）三分頻的測試

把頻率clk進行三分頻測試，設(shè)計兩位的計數(shù)器記到2時清零。當計數(shù)到2時clk_out為1，其余的為0。由于是時序邏輯，所以得到的結(jié)果是在00時clk_out為0。圖10所示為仿真波形。

圖10 仿真波形

其中clk為主頻，clk_out為三分頻后的頻率。由圖10所示可以看出clk_out的時鐘為clk的三倍，可得設(shè)計正確。

5 系統(tǒng)功能測試

本設(shè)計的USB固件程序利用官方提供的固件庫，把EP6改成IN，大小為512即可。換句話而言就是本設(shè)計只利用EP6做為接收，其余不變。當打開Cypress官方提供的控制臺后下載固件，跳到EP6上進行接收。

最后 WRITE 狀態(tài)將 cnt［15：0］傳送給 data，WRITE_1 狀態(tài) 將 cnt［34：32］加 1 傳送給 data，WRITE_2狀態(tài)將cnt［31：16］加1傳送給data。結(jié)果由Cypress控制臺打出，如圖11所示。

圖11 EZ-USB對采集數(shù)據(jù)的測試結(jié)果圖

其中圖11所示的傳輸?shù)缴衔粰C端的數(shù)據(jù)與所采集的數(shù)據(jù)一致，驗證了系統(tǒng)的可行性。

6 結(jié)語

本文利用CY7C68013A芯片對計數(shù)器數(shù)據(jù)進行傳輸。首先完成了對USB內(nèi)部固件程序的配置，再對FPGA內(nèi)部產(chǎn)生數(shù)據(jù)通過USB控制模塊對FP?GA內(nèi)部信號進行發(fā)送。最后利用Cypress公司提供的EZ-USB Interface界面對USB發(fā)送來的數(shù)據(jù)進行采集，驗證了系統(tǒng)的可行性。因此本系統(tǒng)可用于高精度、高速度、低成本的批量數(shù)據(jù)傳輸。

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High Speed Transmission System Based on USB Interface Multi Bit Data Format

ZHANG JinpengZHAO Jianjun TANG HaifengZHAO En
（College of Science，Kunming University of Science and Technology，Kunming 650500）

This design realizes a data transmission system based on USB2.0 interface.The system from the FPGA to produce a 35-bit added to 250 from 0 of the counter，to achieve the value of the counter through the USB to the host computer's function.The design of the FPGA chip uses Altera's CycloneII EP2C5Q208C8N，USB chip Cypress's EZ-USB series CY7C68013A.Through the Quartus II software，Keil software，Cypress console for USB interface design of multi-bit data transmission system.The system can be used for high-precision，high-speed，low-cost bulk data transmission.

FPGA，USB，data transmission，Cypress

Class Number TN919.3

TN919.3

10.3969/j.issn.1672-9722.2017.12.026

2017年6月21日，

2017年7月28日

國家自然科學基金青年科學基金項目（編號：11103069）資助。

張錦鵬，男，碩士研究生，研究方向：嵌入式系統(tǒng)、云計算、交通物聯(lián)網(wǎng)。趙建軍，男，碩士，副教授，研究方向：X射線脈沖星導航、嵌入式系統(tǒng)、物聯(lián)網(wǎng)數(shù)據(jù)融合、云計算、交通物聯(lián)網(wǎng)。唐海峰，男，碩士研究生，研究方向：X射線脈沖星導航、嵌入式系統(tǒng)。趙恩，女，碩士研究生，研究方向：嵌入式系統(tǒng)。