吉煒寰，鄒玉煒，黃磊

(1.河南職業(yè)技術(shù)學(xué)院電氣工程系，鄭州450046;2.安陽師范學(xué)院物理與電氣工程學(xué)院，河南安陽455000; 3.東南大學(xué)電氣工程學(xué)院，南京210096)

基于全流程并行加速的改進(jìn)數(shù)字下變頻器設(shè)計(jì)*

吉煒寰1*，鄒玉煒2，黃磊3

(1.河南職業(yè)技術(shù)學(xué)院電氣工程系，鄭州450046;2.安陽師范學(xué)院物理與電氣工程學(xué)院，河南安陽455000; 3.東南大學(xué)電氣工程學(xué)院，南京210096)

針對(duì)寬帶通信雷達(dá)探測(cè)系統(tǒng)中高速率數(shù)據(jù)處理難度較大的問題，設(shè)計(jì)了一種全流程并行化處理的高速率數(shù)字下變頻器，混頻模塊采用并行化的流水線坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)(CORDIC)對(duì)來自A/D的高速采樣數(shù)據(jù)進(jìn)行分組處理，以降低單個(gè)通道的數(shù)據(jù)率;抽取濾波模塊采用多相濾波器進(jìn)一步將高階卷積網(wǎng)絡(luò)進(jìn)行并行化分解，減少不必要的乘累加運(yùn)算。實(shí)驗(yàn)結(jié)果表明:最大處理速率由原先的131MHz提高到了255MHz，改進(jìn)設(shè)計(jì)利用現(xiàn)有硬件條件大幅度提高了處理速度，減少了通帶內(nèi)信號(hào)的衰減。

數(shù)字下變頻器;坐標(biāo)旋轉(zhuǎn)數(shù)字式計(jì)算機(jī);多相分解;抽取濾波

在現(xiàn)代寬帶通信雷達(dá)探測(cè)系統(tǒng)中，盡管高速過采樣技術(shù)有利于提高信噪比和鏡頻抑制比，也能有效減少信號(hào)失真［1-3］，但由于器件性能的限制，系統(tǒng)需要通過數(shù)字下變頻器件在不過度惡化信號(hào)質(zhì)量的同時(shí)降低處理速度，當(dāng)前通用數(shù)字下變頻器大多采用典型的基于多級(jí)抽取濾波的結(jié)構(gòu)，中頻數(shù)字信號(hào)首先與數(shù)控振蕩器NCO(Numerically Controlled Oscillator)產(chǎn)生的本振信號(hào)混頻，然后通過CIC高倍率信號(hào)抽取，HB半帶濾波器以及FIR高階抗混疊濾波后解調(diào)出I/Q兩路正交信號(hào)，用于后續(xù)處理估計(jì)。而NCO和FIR濾波器往往成為影響系統(tǒng)采樣頻率提升的關(guān)鍵節(jié)點(diǎn)，這是因?yàn)槟壳皩?shí)現(xiàn)NCO多采用直接數(shù)字式頻率合成方法，本質(zhì)上是將存儲(chǔ)在ROM中的波形在相位域進(jìn)行采樣，最高輸出頻率將是1/2倍的fclk，ROM器件的訪問速度受限，所以不能一味提高采樣頻率;同時(shí)，高階抗混疊濾波器大量采用基于乘累加的卷積結(jié)構(gòu)，增加了硬件布線難度及延遲，隨著階數(shù)和時(shí)鐘頻率的增加，各路徑延遲的不同步將導(dǎo)致數(shù)據(jù)建立時(shí)間過長(zhǎng)，無法輸出穩(wěn)定結(jié)果。為了降低FIR濾波器的處理負(fù)擔(dān)，CIC濾波器的抽取倍率不得不進(jìn)一步提高，導(dǎo)致通帶衰減過快，人為惡化了信號(hào)質(zhì)量，在后續(xù)處理中必須進(jìn)行補(bǔ)償處理［4-6］。為此，本文利用多相并行計(jì)算的思想重新設(shè)計(jì)了下變頻器，將包括混頻和濾波運(yùn)算在內(nèi)的整個(gè)處理流程進(jìn)行全并行化處理，在降低單個(gè)通道數(shù)據(jù)率的同時(shí)有效提升了系統(tǒng)的處理效率。

1 基于多相并行的改進(jìn)NCO設(shè)計(jì)

多相分解思想本質(zhì)上是將單條數(shù)據(jù)處理路徑通過多路并行處理，降低單個(gè)路徑的數(shù)據(jù)吞吐速率［7-8］。采用經(jīng)典DDS結(jié)構(gòu)的NCO，其相幅變換模塊成為制約DDC整體速度的瓶頸，雖可采用流水線技術(shù)進(jìn)行優(yōu)化，亦不能對(duì)速度有質(zhì)的提高。由式(1)知，這最終將影響可調(diào)頻率范圍。

圖1 多相分解NCO原理

將相位序列每M個(gè)分為一組，初始相位字設(shè)為MK，則NCO開始工作后，相位累加器將進(jìn)行0，MK，2MK…NMK的線性累加，在累加器輸出NMK的每一個(gè)間隔周期內(nèi)，單路移相器將同時(shí)并行產(chǎn)生NMK+K，NMK+2K…NMK+(M-1)K共M路偏移相位值，這些值同時(shí)被讀入M個(gè)幅相轉(zhuǎn)換模塊，每一個(gè)相位字將產(chǎn)生一個(gè)幅值，最后通過M倍采樣率的換向器進(jìn)行并串轉(zhuǎn)換，將并行的數(shù)據(jù)合成高速串行數(shù)據(jù)流。如果單路NCO的最高工作頻率為Fmax，則理論上最終輸出的數(shù)據(jù)速率為MFmax，可調(diào)頻率范圍變?yōu)?～0.5MFmax，提高了M倍。

1.1 基于多相并行加速的CORDIC設(shè)計(jì)

圖1本身存在一些不足，以最簡(jiǎn)單的二相分解DDC為例，如果采用查找表法，這將消耗4個(gè)LUT，同原始DDC結(jié)構(gòu)相比，將消耗成倍的存儲(chǔ)器資源，增加器件的功耗，對(duì)于信道化接收機(jī)而言不便采用。此外，采用此結(jié)構(gòu)后I/Q兩路的數(shù)據(jù)吞吐量過大，大大增加了后續(xù)同步處理壓力。CORDIC算法則很好適應(yīng)這種結(jié)構(gòu)，該算法的全稱為坐標(biāo)旋轉(zhuǎn)數(shù)字式計(jì)算［9-12］，目前在數(shù)字信號(hào)處理領(lǐng)域獲得了廣泛應(yīng)用，它僅利用移位相加運(yùn)算同時(shí)實(shí)現(xiàn)了正交信號(hào)的合成與混頻，不需要查找表和乘法器，適合高速數(shù)據(jù)運(yùn)算。假設(shè)有一個(gè)二維矢量其初始位置為→P0=(a0，b0)T，當(dāng)它以逆時(shí)針逐級(jí)旋轉(zhuǎn)θ角后至α，新的坐標(biāo)值變?yōu)?

式中，αT為目標(biāo)向量的角度。如果將初始坐標(biāo)向量設(shè)為(a0，b)T=(0，x［n］)T，x［n］為射頻采樣信號(hào)，則上式變?yōu)?

從上式可見，在旋轉(zhuǎn)模式下，CORDIC算法可以實(shí)現(xiàn)正交混頻的功能。利用CORDIC算法實(shí)現(xiàn)的多相分解DDC結(jié)構(gòu)如圖2所示。

圖2 CORDIC算法實(shí)現(xiàn)多相分解混頻

由于CORDIC核同時(shí)實(shí)現(xiàn)了NCO和混頻功能，因此需前置換向器，預(yù)先對(duì)x［n］作相位分解。該結(jié)構(gòu)的優(yōu)勢(shì)是顯而易見的，它雖然總的采樣率變?yōu)樵瓉淼腗倍，但單路DDC速率并不高，此外該結(jié)構(gòu)省去了混頻乘法器和查找表。

1.2 流水線CORDIC實(shí)現(xiàn)

圖3展示了16級(jí)流水線CORDIC電路結(jié)構(gòu)，該電路由4個(gè)模塊組成:旋轉(zhuǎn)象限變換單元、多級(jí)流水線旋轉(zhuǎn)單元、幅值變換單元、模式選擇單元。

公元前359年，秦孝公命商鞅頒布《墾田令》，拉開了全面變法的序幕。在商鞅前后兩次變法中，重農(nóng)抑商、獎(jiǎng)勵(lì)耕織的政策從未改變?！妒酚洝ど叹袀鳌份d：“僇力本業(yè)，耕織致粟帛多者復(fù)其身。事末利及怠而貧者，舉以為收孥?！薄盀樘镩_阡陌封疆，而賦稅平?！盵6]商鞅承認(rèn)土地私有，允許自由買賣，適應(yīng)了當(dāng)時(shí)以鐵器、牛耕為代表的新的先進(jìn)的生產(chǎn)力，獎(jiǎng)勵(lì)“耕織致粟帛多者”，懲罰“事末利及怠而貧者”在今天看來是落后的，然而在自給自足的自然經(jīng)濟(jì)下無疑是正確的，通過發(fā)展農(nóng)業(yè)，封建國(guó)家可以征收穩(wěn)定的土地稅，可以更好地控制金字塔底端的農(nóng)民群體，提高農(nóng)民的生產(chǎn)積極性，促進(jìn)國(guó)家經(jīng)濟(jì)迅速發(fā)展。

圖3 流水線CORDIC原理

若輸入向量?jī)H經(jīng)過簡(jiǎn)單迭代旋轉(zhuǎn)，CORDIC最大可調(diào)節(jié)范圍為-99.88°～99.88°［11-12］，為了實(shí)現(xiàn)圓周范圍內(nèi)旋轉(zhuǎn)，需要借助三角函數(shù)的對(duì)稱性對(duì)輸入的旋轉(zhuǎn)角度進(jìn)行象限變換，同時(shí)對(duì)輸出的坐標(biāo)幅值變換，具體方法可參考文獻(xiàn)［11］中的說明。在旋轉(zhuǎn)模式下，CORDIC計(jì)算機(jī)對(duì)向量模值有一定縮放，在16級(jí)迭代情況下，縮放值趨于常數(shù):

為了防止結(jié)果溢出，需要將初始輸入信號(hào)幅值統(tǒng)一右移一位，即縮小0.5倍。

2 基于多相并行的抽取濾波器設(shè)計(jì)

為了降低后續(xù)抽取濾波器的處理壓力，亦采用多相并行處理的思想重新設(shè)計(jì)濾波器組［13］。對(duì)于一個(gè)N階常規(guī)FIR濾波器，其時(shí)域卷積表達(dá)式為:

式中，h(m)表示N階單位脈沖響應(yīng)函，是一個(gè)有限長(zhǎng)的序列;x(n-m)表示輸入信號(hào)經(jīng)過m個(gè)抽頭延時(shí)線后的結(jié)果。整個(gè)濾波器通過有限次乘累加算法實(shí)現(xiàn)。

利用z變換可以將上式寫作:Y(z)=X(z)H(z)，其中:

由于對(duì)NCO進(jìn)行了M相分解，等效于在每一個(gè)通路上對(duì)信號(hào)進(jìn)行了M倍抽取，S假定濾波器的階數(shù)為M的整數(shù)倍，則式(1)可以重寫為:

式中，h(Mm+l)稱為FIR濾波器的多相分量，基本原理圖如圖4所示。

圖4 多相分解濾波器原理

從圖4可以看出，原來需要N階乘累加運(yùn)算的濾波器被分解為N/M階，雖然消耗的乘法器總數(shù)沒有減少，但通過并行處理和數(shù)據(jù)提前抽取，在減少了不必要運(yùn)算的同時(shí)提高了乘法器的使用效率。實(shí)際設(shè)計(jì)中M倍的抽取處理被圖2中的前端高速換向器所代替。

3 系統(tǒng)設(shè)計(jì)與實(shí)驗(yàn)分析

3.1 參數(shù)設(shè)計(jì)與邏輯綜合

就單頻信號(hào)而言，多相分解DDC本質(zhì)上只是將原來單通道NCO的工作頻率降低了M倍，由fclk變?yōu)閒clk/M，故式(1)仍然適用。而對(duì)于雷達(dá)系統(tǒng)中廣泛使用的線性調(diào)頻連續(xù)波(LFMCW)而言，初始頻率字K將步進(jìn)增加，隨著K值的線性增加，相移量也將分組步進(jìn)，原來一個(gè)時(shí)鐘周期內(nèi)步進(jìn)的頻率值Δf，將花M個(gè)時(shí)鐘周期完成，根據(jù)文獻(xiàn)［14］可以推導(dǎo)得到新的波形參數(shù)公式:

式中，ΔK為頻率步進(jìn)字，B為F LMCW的帶寬，T為FMCW的持續(xù)時(shí)間，fclk和f'clk分別代表CORDIC工作時(shí)鐘以及頻率步進(jìn)字寄存器的工作時(shí)鐘。因此，在達(dá)到同樣帶寬和持續(xù)時(shí)間下，頻率步進(jìn)字也必須提高M(jìn)倍。

采用FPGA設(shè)計(jì)實(shí)現(xiàn)了8相分解DDC，選用Altera公司的StratixⅡ系列的EP2S130芯片進(jìn)行邏輯綜合。FIR濾波器原型采用16 bit、64階等波紋結(jié)構(gòu)，對(duì)于單個(gè)通道僅需8次乘累加運(yùn)算。通過邏輯綜合可得，系統(tǒng)共消耗44 528個(gè)邏輯單元，115個(gè)9 bit嵌入式硬件乘法器，0 bit嵌入式M4K存儲(chǔ)單元，系統(tǒng)最大采樣速率為255 MHz。對(duì)比之下，除去其他組件，單個(gè)64階常規(guī)FIR濾波器經(jīng)過綜合后最大工作頻率僅能達(dá)到79 MHz，無法直接處理高速數(shù)據(jù)流，單個(gè)查找表法NCO也只能達(dá)到131 MHz的最大采樣速率，同時(shí)將多消耗256 kbit嵌入式M4K存儲(chǔ)單元，因此改進(jìn)設(shè)計(jì)顯著提升了DDC的處理速率。

3.2 閉環(huán)實(shí)驗(yàn)與結(jié)果分析

圖5 閉環(huán)實(shí)驗(yàn)

實(shí)驗(yàn)搭建如圖5所示的閉環(huán)系統(tǒng)［15-16］，AD9954作為多功能頻率合成器的核心器件，可編程產(chǎn)生頻率為70 MHz，掃頻寬度5 MHz的LFMCW信號(hào)，掃頻周期10ms，AD9652高速ADC板卡將采集到的模擬中頻信號(hào)轉(zhuǎn)換為200 MHz采樣率16 bit數(shù)字信號(hào)，數(shù)字信號(hào)送入FPGA內(nèi)部的多相數(shù)字下變頻器處理得到基帶正交信號(hào)，數(shù)字信號(hào)通過SRIO總線送入計(jì)算機(jī)進(jìn)行時(shí)頻域分析。AD9652板卡和FPGA內(nèi)部均有鎖相環(huán)PLL模塊，可將外部10 MHz晶振信號(hào)倍頻至所需的系統(tǒng)時(shí)鐘。實(shí)驗(yàn)結(jié)果如圖5所示。

圖6 閉環(huán)實(shí)驗(yàn)結(jié)果

由于10 ms共產(chǎn)生5×105個(gè)樣值，為方便觀察僅在時(shí)域中顯示前3.2×103個(gè)樣值的處理結(jié)果。

圖6中200 MHz的LFM信號(hào)通過8倍率多相抽取濾波后變?yōu)?5 MHz基帶，從基帶頻譜圖看出，5 MHz的原始掃頻信號(hào)被完整恢復(fù)出來。

為了進(jìn)一步證明改進(jìn)設(shè)計(jì)對(duì)信號(hào)失真度有改善，圖7和圖8對(duì)比了兩種抽取濾波器的頻響特性。

圖7 濾波器幅頻特性比較

圖8 濾波器相頻特性比較

根據(jù)設(shè)計(jì)的波形參數(shù)可知，濾波器的通帶邊緣位于:5 MHz/100 MHz=0.05。CIC濾波器采用典型的5級(jí)級(jí)聯(lián)結(jié)構(gòu)，從圖7看出，由于其帶內(nèi)衰減過快，在0.05附近幅度衰減值達(dá)到-12 dB，而FIR抽取濾波器僅為0.002 dB，具有平坦的通帶特性。因此，改進(jìn)設(shè)計(jì)能夠在實(shí)現(xiàn)抗混疊濾波功能的同時(shí)，將基帶信號(hào)的失真保持在極小的范圍內(nèi)。

圖8對(duì)比了濾波器的相頻特性，從圖8可以看出，在0～0.05的通帶內(nèi)，各個(gè)濾波器均具有十分近似的線性相位曲線。因此在相位域，改進(jìn)設(shè)計(jì)能夠滿足指標(biāo)要求。該實(shí)驗(yàn)證實(shí)了改進(jìn)的全流程并行數(shù)字下變頻器的可行性和有效性。和傳統(tǒng)方法比，該方案在現(xiàn)有硬件條件下大幅度提高了下變頻器的處理速度的同時(shí)還有效減少了基帶信號(hào)的失真。

4 結(jié)束語

本文提出了一種改進(jìn)的高速數(shù)字下變頻器，采用并行化處理，將高速采樣數(shù)據(jù)進(jìn)行多相分解，降低單個(gè)通道中混頻器和濾波器的處理速度，其中混頻模塊采用CORDIC算法，降低了多相分解NCO的資源需求，多相FIR濾波器和普通CIC抽取器相比，對(duì)信號(hào)的失真影響更小。該方法總的采樣率雖然很高，但通過增加相位通道數(shù)及多相濾波器的級(jí)聯(lián)，大大提升了雷達(dá)探測(cè)系統(tǒng)對(duì)后續(xù)數(shù)據(jù)的處理能力。采用閉環(huán)實(shí)驗(yàn)的方法將200 MHz過采樣中頻LFMCW數(shù)字信號(hào)輸入設(shè)計(jì)電路中進(jìn)行功能驗(yàn)證，跟常規(guī)電路相比，系統(tǒng)在實(shí)現(xiàn)高速信號(hào)下變頻的同時(shí)，有利于減小信號(hào)的幅相失真。

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吉煒寰(1974-)，男，河南鄭州人，講師，碩士，主要研究方向?yàn)樽詣?dòng)控制與電子技術(shù)，weih74@126.com;

鄒玉煒(1974-)，男，河南安陽人，講師，博士，主要研究方向?yàn)樾履茉窗l(fā)電與無線電能傳輸;

黃磊(1980-)，男，河南商丘人，講師，博士，主要研究方向?yàn)殡姍C(jī)設(shè)計(jì)優(yōu)化及控制系統(tǒng)。

Design of Improved High-Speed Digital Downconverter Based on Full Poly-phase Parallel Acceleration*

JIWeihuan1*，ZOU Yuwei2，HUANG Lei3

(1.Department of Electrical Engineering，Henan Polytechnic，Zhengzhou 450046，China;
2.College of Physics and Electrical Engineering，Anyang Normal University，Anyang He’nan 455000，China;
3.College of Electrical Engineering，Southeast University，Nanjing 210096，China)

Aiming to overcome challenge of high-speed data processing in broadband communication radar detection system，a full parallel accelerating computation based digital downconverter is proposed.Mixing module adopts pipelined coordinate rotation digital computer(CORDIC)to realize parallel processing of A/D dataflow，which can reduce data rate in single channel.Extraction module adopts poly-phase filter to decompose high-order convolution network，which can reduce unnecessary accumulative operation.The experiment result shows that the maximum working frequency increases from 131MHz to 255 MHz，and the improved design can effectively improve processing speed and reduce channel attenuation under existing hardware conditions.

digital downconverter;CORDIC;polyphase decomposition;decimation filter

C:1270

10.3969/j.issn.1005－9490.2017.01.027

TN45

:A

:1005－9490(2017)01－0142－05

項(xiàng)目來源:國(guó)家青年基金項(xiàng)目(51407027);河南省科技廳科技計(jì)劃項(xiàng)目(142102210517)

2016-02-14修改日期:2016-03-09