趙海濤，王 麗

(1.海軍駐南京地區(qū)航天機電系統軍事代表室，江蘇 南京 210006;2.江蘇自動化研究所，江蘇 連云港 222061)

FPGA(現場可編程邏輯器件)作為一種可編程使用的半定制芯片，采用硬件軟件化的設計方法，通過硬件描述語言的方式配置器件內部的邏輯功能和輸入/輸出端口，可以將原來電路板級的設計放在芯片中進行，與傳統的電路板級設計相比，具有成本低、可靠性高、功耗小、速度高、集成度高以及支持線編程、遠程在線重構等技術特征。因此，FPGA能明顯地減少產品的重量、體積、功耗，提高產品的集成性，降低研制費用等，在船舶行業(yè)的信號采集與處理、控制系統、接口、水聲系統、通信系統、雷達、聲納與導航、時統設備和信號模擬器等專業(yè)領域得到廣泛應用。

目前，船舶領域的FPGA產品軟件測試評估工作嚴重滯后于應用的增長速度，缺乏相關的測評標準和專項的測試技術支撐，部分產品甚至未將其納入軟件測試范疇，在軟件項目研制過程中，由FPGA軟件故障導致的修改調試已成為系統進度的瓶頸。

現階段，船舶領域由于缺乏相關規(guī)范，并未全面開展FPGA軟件的第三方測試工作，相關測評機構在FPGA軟件測試技術、測試模型和過程管理研究方面還處于起步階段，缺乏相關的研究成果。

本文針對FPGA測試的現狀，結合軟件測試技術對FPGA軟件測試的過程進行研究，并給出FPGA軟件測試過程模型。

1 FPGA軟件測試過程

FPGA軟件測試的基本步驟與常規(guī)軟件測試相同，都需要進行測試策劃、測試設計、測試執(zhí)行以及測試總結4個階段［1］，但是由于FPGA軟件的特殊性，其測試過程中涉及到時序仿真、邏輯綜合、邏輯等效性驗證、跨時鐘域檢查等區(qū)別于傳統軟件測試的內容。因此，本節(jié)重點針對FPGA軟件特點研究FPGA軟件測試過程，對其測試流程的各個階段具體內容進行重新規(guī)劃與設計，FPGA軟件測試過程如圖1所示。

圖1 FPGA軟件測試過程

1.1 測試策劃階段

測試策劃階段根據測試任務書，對FPGA軟件進行測試需求分析，包括顯性的和隱性的需求，確定需要測試的內容或質量特性、測試的充分性要求，提出測試的基本方法，確定測試的資源和技術需求，對測試工作量進行估計，并且規(guī)劃整個測試階段的人員和時間的分配。對測試風險進行分析和評估，進行計劃制定、評審、跟蹤和變更控制等活動，最終形成FPGA軟件測評大綱。

在測試策劃階段結束前，測評大綱應經過評審，審查測試的范圍和內容、資源、進度、各方責任等是否明確、測試方法是否合理、有效和可行、測試文檔是否符合規(guī)范，測試活動是否獨立，并應受到變更控制和版本控制。

1.2 測試設計階段

測試設計階段的目標是確定如何滿足測評大綱所列出的測試需求。需要分析被測FPGA軟件的特征，設計測試用例，獲取并測試數據。根據測試約束條件，確定測試用例執(zhí)行順序，并建立并校準測試環(huán)境。在測試設計階段結束前，還需進行測試就緒審查，主要審查測試說明的合理性和測試用例的正確性、有效性和覆蓋充分性，審查測試組織、環(huán)境和設備工具是否齊備并符合要求。測試設計階段結束時生成測試說明文檔，該文檔應包含測評項目名稱、項目標識、測試用例名稱、標識和所采用的測試方法、測試用例的初始化要求、前提和約束、測試用例的輸入(包括功能、時序仿真測試的激勵文件和仿真環(huán)境)、測試用例的期望測試結果和測試用例的測試結果評估準則。

1.3 測試執(zhí)行階段

進入測試執(zhí)行階段，測評人員的主要工作是執(zhí)行測試用例、獲取、分析并判定測試結果。與傳統軟件測試執(zhí)行過程不同，由于FPGA軟件的特殊性，其測試執(zhí)行階段需要進行靜態(tài)規(guī)則檢查、跨時鐘域檢查、功能仿真、邏輯綜合驗證、邏輯等效性驗證、時序分析等專項測試工作，分別采用 Lade、Questa CDC 、Questa Prime、Precision RTL Plus、formality和 Primetime工具，在整個測試過程中采用奧肯思公司開發(fā)的測評技術平臺FPGA PlatExp進行測試過程管理和測試結果分析。針對上述測試工作的執(zhí)行結果分析生成FPGA軟件測試記錄和FPGA軟件測試問題單。測試記錄與問題報告單需要如實填寫測試執(zhí)行過程中的所有仿真驗證結果及其分析，確保記錄的客觀性、真實性、內容完整和風格統一，并且依據期望測試結果、實際測試結果和評估準則，對測試用例的執(zhí)行結果進行判定。

1.4 測試總結階段

測試總結階段進行整個FPGA軟件測試過程所涉及的所有工作和被測軟件項的評估總結。分析測評大綱和測試說明的差異，并進行測試充分性分析和未能解決的測試事件說明等。描述被測FPGA軟件項的狀態(tài)、發(fā)現FPGA軟件缺陷及修改情況等，最后形成測試工作的總結和評價，主要內容包括:在測試異常終止時，說明未能被測試活動充分覆蓋的范圍及其理由;說明測試工作遺留問題可能造成的影響和風險;功能仿真末覆蓋的語句和分支采取的有效替代方法;被測FPGA軟件與需求的符合性;評價被測FPGA軟件的設計和實現，可提出改進建議;分析測試環(huán)境和約束條件等對性能測試結果的影響。

2 FPGA軟件測試模型

2.1 軟件測試模型

針對軟件測試過程，Paul Rook在20世紀80年代后期提出了V模型，旨在改進軟件開發(fā)的效率和效果。在V模型中，測試過程被加在開發(fā)過程的后半部分［2］，如圖2所示。該模型反映了測試活動與分析設計活動的關系。從左到右描述了基本的開發(fā)過程和測試行為，明確地標注了測試過程中存在的不同類型的測試，并且清楚地描述了這些測試階段和開發(fā)過程期間各階段對應關系［3］。

圖2 V模型示意圖

在V模型中的測試執(zhí)行階段先進行單元測試，然后進行集成測試、系統測試，最后進行驗收測試，這些測試形成了軟件測試的不同級別，并與開發(fā)過程的相應階段對應。但V模型存在較大的局限性，它僅僅把測試作為在編碼之后的一個階段，針對程序尋找錯誤，忽視了測試活動對需求分析、系統設計的驗證和確認［4］。針對FPGA設計的特殊性，V模型主要有以下缺點:

1)由于FPGA的復雜性，一次設計修改可能引發(fā)多輪修改，而V模型的測試執(zhí)行是在編碼實現后才進行，容易導致從需求、設計等階段隱藏的缺陷一直到驗收測試才被發(fā)現，并且FPGA的軟件與硬件緊密結合，如果在編碼實現后才進行測試，將會導致發(fā)現和消除這些缺陷的代價非常高［5］。

2)將開發(fā)和測試過程劃分為固定邊界的階段，使得FPGA開發(fā)人員難以在設計階段進行必要的驗證，同時測試人員很難跨過這些邊界來采集測試所需的信息。

3)在測試過程中將軟件與硬件割離，實際上FPGA設計中的軟件和硬件聯系十分緊密，甚至出現了“軟硬件”這一概念，因此FPGA軟件測試的對象并不是單純的程序，而是一種結合硬件的貫穿于FPGA設計全周期的測試過程。

由此可見，V模型把測試活動放在開發(fā)過程的最后階段，并且把整個的開發(fā)過程劃分成具有固定邊界的各個階段，這就使得測試人員難以逾越這些邊界，對測試所需的信息采集也會有影響;在實際的測試中，有些測試需要在早期階段執(zhí)行，有些則是要在后期執(zhí)行，這就會阻礙各個階段之間的信息融合。

2.2 適用于FPGA軟件測試的模型

由于V模型的測試執(zhí)行是在編碼實現后才進行，容易導致從需求、設計等階段隱藏的缺陷一直到驗收測試才被發(fā)現。其缺陷的發(fā)現和解決的成本具有放大性，如在需求階段遺留的缺陷在下載到芯片后才發(fā)現和解決，其代價是在需求階段發(fā)現和解決代價的數十倍甚至上百倍。因此，FGPA的測試工作越早進行，其發(fā)現和解決錯誤的代價越小，風險也越小。

FPGA設計流程經過大量工程實踐，已有一個非常成熟的方案。大致分為設計創(chuàng)建、功能仿真、邏輯綜合、布局布線、時序仿真5個階段。依據FPGA設計流程和FGPA系統特點，參考Systeme Evolutif公司的W模型［3，6］設計一個適用于FPGA軟件測試的模型，如圖3所示。

圖3 FPGA軟測試的W模型

W模型是由兩個“V”重疊而成。其中一個表示FPGA設計過程，另外一個表示FPGA軟件測試過程。FPGA軟件測試中的各項活動與其設計開發(fā)過程各個階段的活動相對應。設計開發(fā)過程中各階段性可交付產品都要進行測試，以盡可能將各階段產生的缺陷在該階段發(fā)現和消除。

按照W模型進行的FPGA軟件測試實際上是對FPGA設計開發(fā)過程中各個階段的可交付產品的驗證和測試活動。在開發(fā)過程中的各個階段，需要進行需求評審、概要設計評審、詳細設計評審，并完成前方真測試、后仿真測試、元件集成測試和系統測試等工作。

W模型樹立了一種新的測試觀點，即FPGA軟件測試不應僅僅局限于代碼測試的狹小范圍內，而應貫穿于整個FPGA設計開發(fā)周期。因此，需求階段、設計階段和程序實現等各個階段所得到的文檔，如需求規(guī)格說明書、系統架構設計書、概要設計書、詳細設計書、源代碼、門級網表和時延文件等都應成為測試的對象。即測試與開發(fā)是同步進行的。W模型有利于盡早地、全面地發(fā)現問題。例如，需求分析完成后，測試人員就應該參與到對需求的驗證和確認活動中，以盡早找出需求方面的缺陷。同時，對需求的測試也有利于及時了解項目難度和測試風險，及早制定應對措施，這將顯著減少總體測試時間，加快項目進度。

3 FPGA軟件測試過程管理

基于W模型，在FPGA設計開發(fā)周期中的每個階段都有相關的測試階段相對應，測試可以在需求分析階段就盡早開始，創(chuàng)建測試的準則。每個階段都存在質量控制點，對每個階段的任務、輸入和輸出都有明確的規(guī)定，以便對整個測試過程進行質量控制和配置管理。

FPGA軟件測試過程的質量決定了FPGA軟件測試的質量和有效性。FPGA軟件測試過程的管理是保證測試過程質量、控制測試風險的重要活動。

3.1 測試項目跟蹤與管理

測試項目的跟蹤與管理的基礎是計劃與實施。FPGA軟件測試項目的跟蹤與管理的主要方法是將測試過程劃分為需求分析、測試設計、測試執(zhí)行和測試總結4個測試階段。在各個階段結束時，比較實際測試工作的工作量、投入、成本、進度、測試風險等與測試計劃的差距。如計劃未完成，則采取相應的糾正措施，重新計劃剩余部分工作的實施［8］。

在具體的FPGA軟件測試項目的跟蹤與管理過程中，可以采用周報、例會以及里程碑評審會等方式來了解測試項目的進展情況，建立、收集和分析項目的實際狀態(tài)數據，對項目進行跟蹤與管理，達到項目管理的目的。

3.2 配置管理

配置管理的目的是建立和維護在軟件生命周期中軟件產品的完整性和一致性。FPGA軟件測試的配置管理也應當參照軟件測試的配置管理進行，FPGA軟件測試的配置管理屬于整個項目配置管理的一部分，獨立的測試組織應建立專門的配置管理系統。一般來說，FPGA軟件測試配置管理包括以下4個最基本的活動。

·配置標識，標識測試對象、測試標準、測試工具、測試文檔、測試報告等配置項的名稱和類型。按照相關規(guī)定統一編號，并且有固定的模板，在文檔中的規(guī)定位置標識各配置項的責任人及存放位置等信息，表明基準化配置項的時間。

·變更控制，通過變更控制可以控制和限制變更的發(fā)生，對變更進行有效管理，確保變更有序進行。

·配置狀態(tài)報告，根據配置項操作數據庫中的記錄，向管理者報告FPGA軟件測試工作的進展情況。

·配置審計，作為變更控制的補充手段，來確保某一變更需求已被切實地執(zhí)行和實現。

3.3 風險管理

FPGA軟件測試的風險是指測試過程出現的或潛在的問題，造成的原因主要是測試計劃的不充分、測試方法有誤或測試過程的偏離等。測試的不成功導致軟件交付潛藏著問題，一旦在運行時爆發(fā)，會帶來很大的風險［9］。

FPGA軟件測試過程中，風險與應急措施是一項重要的工作。根據FPGA軟件測試風險可以給出風險檢查表，見表1。

表1 FGPA測試風險檢查表

針對風險類別，制定應對風險的措施，從而規(guī)避或降低測試風險是風險管理的重點工作。首先，消除執(zhí)行風險，通過評審、測試人員之間的互審及時發(fā)現問題，確保測試執(zhí)行的質量和充分性。其次，針對進度風險進行測試資源、時間等估算，在制定測試計劃時要留有余地，增加10%左右的余量以降低測試資源不足帶來的風險。此外，針對人員風險，加強對測試人員的培訓和后備人員的培養(yǎng)，提高人員的技術水平和職業(yè)道德。

總之，如果提前重視風險，并且有所防范，就可以最大限度減少風險的發(fā)生。通過全過程的測試風險管理可以有效降低產品的質量風險，還可以提前對產品缺陷進行規(guī)避，縮短FPGA測評項目的時間，進而縮短整個FGPA項目的開發(fā)周期。

4 結束語

FPGA軟件測試的發(fā)展趨勢是逐步走向工程化管理，測試過程應符合國際標準和行業(yè)標準。FPGA軟件測試工程化管理就是通過采用規(guī)范化、有序化、系統化、面向工程的、面向任務的文檔及配套管理手段進行正確引導、組織和實施測試活動，持續(xù)改進測試過程中各個階段工作質量和效用，及早及時地發(fā)現和關閉設計開發(fā)過程中的存在的缺陷，提高設計和測試的溝通效率，最終保證FPGA產品的質量，提升客戶的滿意度。本文通過測試過程分析、建模和測試過程管理研究提高了FPGA測試質量和系統可靠性。隨著FPGA系統在船舶行業(yè)各關鍵領域的進一步普及，FPGA軟件測試模型和過程管理技術將具有更廣闊的應用前景。

［1］ 軍用軟件測試指南［S］.北京:GJBZ141-2004.

［2］ Ron Patton.軟件測試［M］.周予濱，姚靜，譯.北京:機械工業(yè)出版社，2002.

［3］ 黎連業(yè)，王華，李淑春.軟件測試與測試技術［M］.北京:清華大學出版社，2009.

［4］ 朱少民.軟件測試方法和技術［M］.北京:清華大學出版社，2005:34-41.

［5］ Clive“Max”Maxfield.FPGA權威指南［M］.杜生海譯.北京:人民郵電出版社，2012.

［6］ x.Sun，A.A1 imohammad，and P.Trouborst.Model ing of FPGA Local Interconnect Resources and Derivation of Minimal Test Configurations［J］.2002，Proc.17thIEEE Int.Symp.Defect and Fault Tolerance in VLSI System:284-292.

［7］ 高慧英.軟件測試管理及其工程應用［J］.計算機與數字工程.2007，35(1):56-57.

［8］ 李亞偉，嚴宏君.軟件測試過程管理工具的設計與實現［J］.計算機技術與發(fā)展，2013，23(3):55-56.

［9］ 樊慶林，吳建國.提高軟件測試效率的方法研究［J］.計算機技術與發(fā)展，2006，16(10):52-54.

［10］ T.M.S.Ummu Salima，A.Askarunisha，N.Ramaraj，Enhancing the Efficiency of Regression Testing through Intelligent Agents［C］∥Proceedings of the International Conference on Computational Intelligence and Multimedia Applications，2007:103-108.