汪 燦，郭裕順

（杭州電子科技大學 電子信息學院，浙江 杭州 310018）

隨著現(xiàn)代信息處理系統(tǒng)逐漸向數(shù)字化、智能化和寬帶化的方向發(fā)展，ADC系統(tǒng)成為了眾多研究領域的瓶頸，如何在有效地提高系統(tǒng)采樣率的同時保持較高的采樣精度成為亟需解決的問題。除了通過工藝、電路結構等方面的改進設法提高單塊ADC的轉(zhuǎn)換速度外，通過時間交替采樣技術也是提高轉(zhuǎn)換速度的一種有效方法。時間交替采樣采用多片ADC對同一模擬輸入信號進行并行交替采樣，從而能夠成倍地提高整個ADC系統(tǒng)的采樣率，同時整個采樣系統(tǒng)的采樣精度可基本保持不變。

本文設計了一個用兩片AD9480組成的時間交替ADC系統(tǒng)，電路主要包括前置放大、采樣時鐘信號產(chǎn)生、基于FPGA的數(shù)據(jù)采集控制與存儲等幾部分。時間交替ADC系統(tǒng)實現(xiàn)時的主要問題是由于每片ADC之間性能的不匹配，會不可避免地引入通道失配誤差，這些誤差的存在會導致采樣數(shù)據(jù)中出現(xiàn)雜波分量，嚴重影響系統(tǒng)性能[3]。為此文章討論了誤差校正方案，針對三種主要的通道適配誤差即偏置誤差、增益誤差及采樣時間誤差，給出了校正方案，并在Matlab中對采集到的數(shù)據(jù)進行了驗證，結果表明經(jīng)過校正，通道誤差能得到較好的消除。

1 時間交替采樣系統(tǒng)

時間交替采樣系統(tǒng)的原理如下圖1所示，利用M片采樣率為fs/M的ADC以一個固定的時間間隔依次對同一個輸入模擬信號進行并行交替采樣，相鄰ADC之間的采樣時間間隔為Ts=1/fs相位之間固定相差360/M度，如下圖2所示。最后，將每片ADC采樣數(shù)據(jù)拼接成一個總的采樣數(shù)據(jù)輸出。經(jīng)過以上的操作，整個采樣系統(tǒng)的采樣率可以達到fs，提高為單片ADC采樣率的M倍。

本文設計的系統(tǒng)采用兩片采樣精度為8bit，最高采樣頻率為250MSPS的AD9480芯片。整個硬件電路的組成如下圖3所示，主要包括差分放大電路、采樣時鐘產(chǎn)生和分配電路、ADC采樣電路、FPGA控制電路、及電源管理[4]。

1）差分放大電路

前置差分放大電路采用ADI公司生產(chǎn)的AD8351芯片作為差分放大器，這款芯片具備低功耗、低失真、大寬帶的特點；并且可以作為單端和差分變換不同增益比的差分輸出，其增益最大可以調(diào)到26 dB。設計中單端模擬輸入信號經(jīng)過差分放大電路后產(chǎn)生共模電平為1.9 V，電壓擺幅為350 mV的模擬LVDS差分信號。

圖1 時間交替采樣系統(tǒng)結構Fig.1 Structure of time-interleaved ADCsystem

圖2 時間交替采樣系統(tǒng)采樣時鐘分配示意圖Fig.2 Sample clock distribution of time-interleaved ADCsystem

圖3 時間交替ADC系統(tǒng)的硬件電路Fig.3 The hardware circuit of time-interleaved ADCsystem

2）時鐘產(chǎn)生和分配電路

時鐘產(chǎn)生和分配的設計是時間交替采樣技術實現(xiàn)的關鍵。設計中采用ADI公司的AD9518-3時鐘芯片，這款芯片自帶鎖相環(huán)PLL電路；輸出信號為LVPECL類型高速差分信號，其最高頻率為1.6GHz；同時該時鐘芯片能夠產(chǎn)生三對時間交替時鐘信號通道，通道之間的時鐘偏斜在10 ps內(nèi)，且輸出的時鐘自身抖動要小于225 fs，因此是一款十分理想的時鐘芯片。設計過程中利用其兩對時鐘通道產(chǎn)生幅度相同，相位相反的差分時鐘信號。

3）ADC 采樣電路

ADC采樣電路采用的是AD9480芯片進行設計，這款芯片最高采樣率為250MSPS，轉(zhuǎn)換輸出數(shù)字信號為8位，常溫下實際有效位數(shù)典型值可以達到7.6位，是一款十分優(yōu)秀的高性能模數(shù)轉(zhuǎn)換器。在其輸出端不僅輸出LVDS采樣數(shù)據(jù)，同時直接將輸入的差分時鐘做簡單處理后也送到了輸出端，方便后期對采樣數(shù)據(jù)的處理。對于LVDS電平在高速電路PCB設計中，進行了特殊的“蛇形”走線方式，以減小信號的反射串擾，同時在差分信號的接收端接入100歐姆的電阻以實現(xiàn)阻抗匹配。

4）基于FPGA的系統(tǒng)控制

采樣系統(tǒng)利用FPGA進行時鐘芯片AD9518-3的寄存器配置以及對采樣數(shù)據(jù)進行緩存和實時觀測，這里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作為控制單元，這款芯片是一款高性價比的FPGA芯片，工作電壓為1.2 V，內(nèi)部集成了24 624個邏輯單元；同時在芯片內(nèi)部有多達66個M9K存儲單元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地實現(xiàn)數(shù)據(jù)存儲；另外芯片擁有多達149個的I/0引腳，內(nèi)嵌了4個鎖相環(huán)（PLL），能夠滿足設計要求。

采用FPGA對整個系統(tǒng)控制的過程如下：FPGA上電復位后，對時鐘芯片AD9518-3寫入控制字以便完成時鐘芯片的寄存器配置，這里的配置過程即時鐘芯片產(chǎn)生兩路采樣時鐘的過程，經(jīng)過配置后，產(chǎn)生兩路大小相同，相位相反的差分LVPECL時鐘信號；同時采樣時鐘接入到ADC采樣電路以控制采樣過程，經(jīng)過ADC采樣通道后的采樣數(shù)據(jù)和采樣時鐘同時通過異步FIFO處理，實現(xiàn)跨時鐘域的數(shù)據(jù)傳遞，選取的FIFO深度為256，并將數(shù)據(jù)緩存到FPGA中，并通過QuartusII軟件中內(nèi)部嵌入式邏輯分析（SignalTap）實時觀測FPGA引腳的采樣數(shù)據(jù)，判斷采樣過程是否理想，對于不理想的數(shù)據(jù)需要重新進行采樣；FPGA緩存的數(shù)據(jù)可進一步送到上位機中進行誤差分析和校正。

2 通道誤差的校正

對于理想的時間交替采樣系統(tǒng)，第k路采樣通道的輸出信號表達式為：xk（n）=x（nMTs+kTs），其中 k=0，1，2，…M-1，n為采樣點。然而在實際工程應用中，由于不同通道的ADC的采樣特性不可能做到完全相同，會不可避免地產(chǎn)生通道失配誤差，即偏置誤差、增益誤差及采樣時間誤差。三種通道失配誤差的存在，將會大大降低系統(tǒng)的性能。設第k路采樣通道的偏置誤差為 Δok，增益誤差為 Δgk，時間誤差為 Δtk，則實際采樣過程中輸出信號表達式為：

對于頻率為f0的輸入信號，這3種誤差在頻域中的表現(xiàn)為：信號的頻譜點在 ω0（ω0=2π f0）處，偏置噪聲的頻譜點在 k·ωs/M（k=0，1，2，…M-1）；增益誤差和時間誤差的頻譜點在±ω0+（ωs/M）k（k=0，1，2，…M-1）。 當采樣系統(tǒng)的輸入頻率和采樣通道數(shù)確定后這3種誤差在頻域中對應的頻譜點都是確定，據(jù)此可以進行有效的估算和校正。

這里通道誤差估算過程以第一個采樣通道作為參考，假設該通道不存在增益誤差和時間誤差，即Δg0=1，Δt0=0。設信號的采樣序列為 x（n），（n=1，2…N-1），則可以得到序列 x（n）的DFT變換為：

根據(jù)式（3），可以通過減法運算消除偏置誤差，即：

由式（4）得到消除了偏置誤差的序列x′k（n），可以由此進行增益誤差的估算和校正[5]，首先構造

由此通過除法運算即可消除增益誤差，即：

由式（8）得到消除了偏置誤差和增益誤差的序列x″dk（n），可以由此進行時間誤差的估算和校正：

由（10）可知時間誤差是由于實際采樣時鐘發(fā)生了αk的偏差引起的，由此可以通過時域插值運算對實際采樣點t作一個t-αk的時間偏移以達到校正時間誤差的目的。

3 實驗結果

根據(jù)Cyclone III芯片手冊[6]可以知道EP3C25Q240C8芯片中FIFO最大支持的時鐘頻率為238 MHz，同時校正算法中采樣頻率和信號頻率有fs=f0·N/m，因此實際設計中每個ADC采樣通道的采樣頻率為200 MSPS，整個系統(tǒng)的采樣率最終達到400 MSPS。

硬件電路設計完成后，在模擬輸入端接入幅值為300 mV，頻率為1 kHz，偏置和相位都為0的正弦信號作為模擬輸入信號，并將FPGA采集到的數(shù)據(jù)送到Matlab中進行數(shù)據(jù)分析和誤差校正，兩個通道每個通道采樣點數(shù)為8 000個點，下圖4中給出了兩路采樣數(shù)據(jù)以及兩通道采樣數(shù)據(jù)合并后的采樣數(shù)據(jù)（只取了其中100點采樣點的局部圖），可以看到，最后得到的系統(tǒng)采樣數(shù)據(jù)確實在相同的采樣點數(shù)內(nèi)，采樣到的數(shù)據(jù)量為單通道采樣的數(shù)據(jù)量的兩倍，達到了提高采樣率的目的；同時，采樣數(shù)據(jù)確實存在著一定的誤差，這些誤差主要是通道間的失配誤差造成的。

通過Matlab軟件對采集到的數(shù)據(jù)進行頻譜分析和誤差校正，可以得到如下圖5和6所示的頻譜圖，圖5中所示的是對采集到的數(shù)據(jù)進行頻譜分析，兩個通道每個通道采樣點數(shù)為8 000個點，從圖中可以看到得到的3種通誤差點基本上是符合前面推斷的，同時通道誤差的幅度都比較大，嚴重影響了采樣系統(tǒng)的性能；圖6中所示的是經(jīng)過誤差算法校正后采樣數(shù)據(jù)的頻譜圖，可以看到通道誤差基本上得到了校正，系統(tǒng)的信噪失真比和無雜散波動態(tài)范圍都得到了相應的提高。

4 結 論

圖4 采樣數(shù)據(jù)的時域波形Fig.4 The time domain waveform of sampling data

圖5 誤差校正前采樣數(shù)據(jù)的頻譜Fig.5 The frequency spectrum before calibrating the errors

圖6 經(jīng)過誤差校正后采樣數(shù)據(jù)的頻譜Fig.6 The frequency spectrum after calibrating the errors

本文利用2片ADC采樣芯片及外圍電路實現(xiàn)了基于時間交替采樣技術的ADC系統(tǒng)，同時分析了這種時間交替采樣技術固有的3種通道誤差以及對ADC系統(tǒng)的影響；通過Matlab軟件分析采樣數(shù)據(jù)，觀察這種系統(tǒng)的頻譜特性，同時分析通道誤差的估算和校正方法，并對實際采樣系統(tǒng)系統(tǒng)進行了有效地誤差校正；實驗證明，通過時間交替采樣技術確實可以有效地提高采樣頻率，同時其通道誤差可以根據(jù)數(shù)學模型進行分析進而得到有效地校正，從而提高系統(tǒng)的性能。

[1]Balck W C，Hodges D A.Time interleaved converter arrays[J].IEEE Journal of Solid-State Circuits，1980，6 （15）:1022-1029.

[2]Naoki K，Haruo K.Explicit analysis of channel mismatch effects in time-Interleaved ADC system[J].IEEE Transactions on Circuits and Systems-I:Fundamental Theory and Applications，2001，48（3）:261-271.

[3]Petraglia A，Mitra S K.Analysis of mismatch effects among AD converters in a time-interleaved waveform digitizer[J].IEEE Transactions on Instrumentation and Measurement，1991，40（5）:831-835.

[4]詹東友．時間交替ADC系統(tǒng)實現(xiàn)[D]．杭州：杭州電子科技大學，2013．

[5]張清洪，呂幼新，王洪．多片ADC并行采集系統(tǒng)的誤差時域測量與校正[J]．電訊技術，2005（4）：189-193．ZHANG Qing-hong，LV You-xin，WANG Hong.Time-domain measurement and calibration of mismatch errors in multichip ADC time-interleaved systems[J].Telecommunication Engineering，2005（4）:189-193.

[6]ALTERA.Cyclone III device handbook[EB/OL][2014-02-17].http://www.altera.com.cn/literature/hb/cyc3/cyclone3_hand book.pdf.