趙廣佩 曾憲彬

杭州電子科技大學通信工程學院，杭州 310018

引言

隨著半導體技術和集成電路產業(yè)的發(fā)展，嵌入式系統(tǒng)硬件的功能越來越強，支持的應用范圍也越來越廣，其核心處理器的頻率也是越來越高。雖然隨著處理器頻率的增高，系統(tǒng)性能也在提升；但是這也帶來了一系列的問題，比如：能耗、線干擾和線延遲等。而這些問題已嚴重影響了嵌入式系統(tǒng)性能的提高，因此，在嵌入式系統(tǒng)設計中使用多處理器片上系統(tǒng)（MPSoC: Multi-Processor System-on-Chip）已經(jīng)成為未來的一種趨勢[1]。另外，由于嵌入式系統(tǒng)是“嵌入到對象體系中的專用計算機系統(tǒng)”，它強調的是面向具體應用的性能最優(yōu)，而MPSoC的片上存儲器與其面積、能耗、性能等幾個關鍵因素直接相關，并且已經(jīng)成為嵌入式系統(tǒng)性能提升的瓶頸[2]。因而，如何設計嵌入式MPSoC的片上存儲器，使得它對具體應用最優(yōu)，已經(jīng)成為一個亟待解決的關鍵問題。

1 片上存儲器的構成

片上存儲器是嵌入式存儲系統(tǒng)中一個至關重要的層次，它主要是為解決處理器和片外存儲器之間速度不匹配的問題而設計的。圖1給出了嵌入式存儲系統(tǒng)的層次結構。

從圖1中可以看出，沿著存儲層次自頂向下，存儲器的單位成本降低，存取時間增大，存取能耗增大，訪問頻度降低，容量增大。寄存器處在最頂層，位于處理器內核中，提供最快的存儲訪問速度。接下來一層仍然在芯片內部，主要包括SPM(Scratch-Pad Memory)和Cache兩種，這一層就是本文要重點研究的片上存儲器。再往下就是板級存儲器，可以分為主存和掉電非易失存儲器兩層。采用這種層次性結構，可以用低速、高能耗存儲器的平均價位得到高速、低能耗存儲器的性能，并能滿足系統(tǒng)對存儲器容量的要求。

從圖1中可以看出，嵌入式片上存儲器主要包括SPM和Cache兩種結構；其中，SPM由基本的SRAM構成，Cache是內部的高速緩存，它們在嵌入式系統(tǒng)的位置如圖2所示。

從圖2中可以看出，Cache位于處理器內核和主存之間，不占用獨立的地址空間。Cache從局部性原理考慮，保存最近一段時間內處理器訪問到的主存內容，這樣就可以減少外部低速存儲器的訪問，并且也能降低能耗。處理器在需要進行數(shù)據(jù)指令讀取操作時，總是從Cache中讀取，根據(jù)地址檢查是否命中。如果命中，則直接將數(shù)據(jù)或指令傳送給處理器；否則就先從主存儲器中把所需內容送入Cache，然后再送給處理器。

圖1 嵌入式存儲系統(tǒng)層次結構圖

圖2 Cache和SPM在嵌入式系統(tǒng)中的位置

表1 Cache和SPM的比較

SPM通過片上高速總線和處理器直接連接，獨占一段地址空間，保存著部分指令和數(shù)據(jù)。當處理器需要進行指令數(shù)據(jù)讀取時，首先根據(jù)訪問地址判斷地址空間，選擇SPM或主存。前者可以直接操作，后者則需要通過外部存儲器接口模塊來訪問，并且需要時序上的等待和片外總線驅動等，極大地影響了速度并增加了能耗。Cache和SPM的比較如表1所示。

通過上表中的對比可以看出，Cache和SPM各有優(yōu)缺點。Cache的控制和訪問是自動完成的，不需要通過軟件進行管理；但是其能耗和面積較大，并且在數(shù)據(jù)未命中時的訪問時間是不確定的。相反，SPM需要通過軟件進行管理；但是其能耗和面積較低，并且訪問時間確定。因此，在設計嵌入式MPSoC的片上存儲器時，為了取得更好的系統(tǒng)性能，可以對Cache和SPM進行綜合設計優(yōu)化。

2 Cache設計優(yōu)化技術

Cache即高速緩沖存儲器，它根據(jù)數(shù)據(jù)局部性和程序局部性，把正在執(zhí)行的指令地址附近的一部分指令或數(shù)據(jù)從主存裝入Cache中，供處理器在一段時間內使用；這樣就可以減少對片外存儲器的訪問，進一步減少處理器的處理時間，提高系統(tǒng)性能。

對Cache的設計優(yōu)化，首先可以優(yōu)化它的結構參數(shù)。Cache的主要的參數(shù)有容量、行大小、寫策略、替換算法和映射方式。Milenkovic等人[3]基于ARM處理器的不同Cache參數(shù)配置，采用Mibench作為基準測試程序，對統(tǒng)一Cache和分離Cache進行直接映射和關聯(lián)映射下的參數(shù)配置，同時還更換替換算法(pLRU、LRU、FIFO和Random算法)，以及改變Cache的容量大小，最終得到在不同應用下的不同優(yōu)化結果，為Cache設計提供依據(jù)。

除了上面提到的設計優(yōu)化一些Cache參數(shù)外，也可以從程序編譯信息方面出發(fā)來進行Cache的設計優(yōu)化。[4,5]分別從指令和數(shù)據(jù)的角度出發(fā)，來降低Cache的丟失率。[4]需要首先將程序執(zhí)行一遍，預先獲取程序執(zhí)行流，然后根據(jù)這些執(zhí)行軌跡避免Cache沖突，以降低Cache的丟失率。[5]在2008年提出了一種Cache對數(shù)據(jù)的動態(tài)管理方法，通過該方法可以減少了片外的訪問，提高了Cache的命中率。

另外，在優(yōu)化Cache的硬件結構設計優(yōu)化方面，在2009年，[6]基于降低Cache能耗的問題，提出了一種減少Tag位數(shù)的方法。另外，Alipour[7]在2011年通過探索設計Cache的空間大小，從而針對具體應用在系統(tǒng)上獲得了最佳的性能/能耗比。

總的來說，Cache設計在嵌入式應用中的研究可以分為兩個方面：一方面是通過修改Cache的組織結構和工作機制，增強對應用程序的處理能力；另一方面是對軟件的編譯過程進行控制，使得優(yōu)化后的目標程序，能夠提高Cache的利用效率。

3 SPM設計優(yōu)化技術

相比于Cache，SPM由于在面積、能耗和實時性等各方面的優(yōu)勢，使得它在嵌入式芯片中應用越來越廣泛，而合理有效的使用SPM也已經(jīng)成為了嵌入式MPSoC片上存儲器設計與研究的熱點問題。而基于SPM進行性能和能耗優(yōu)化的關鍵問題在于，對于有限的SPM空間，如何確定哪些內容存入其中，從而最大限度地提高軟件的運行速度。

3.1 SPM靜態(tài)設計優(yōu)化技術

Sjodin[8]在1998年提出了通過靜態(tài)解析應用程序，分析各個全局數(shù)據(jù)變量的執(zhí)行次數(shù)，將頻繁訪問的全局數(shù)據(jù)變量置入SPM的分配方法。該方法可以減少片外的訪問，提升系統(tǒng)性能，但由于文中只優(yōu)化了全局變量并且采用的分配算法是簡單的首次適配算法，因此它在優(yōu)化后并不能得到最高的SPM利用率。

Oren等人[9]在2001年提出了一套基于鏈接器使用0/1整數(shù)線性規(guī)劃算法的SPM優(yōu)化技術。它根據(jù)程序運行記錄確定各全局數(shù)據(jù)變量和函數(shù)堆棧的讀寫次數(shù)，然后計算全局數(shù)據(jù)變量和函數(shù)堆棧中變量對性能的影響值，借助Matlab中0/1整數(shù)線性規(guī)劃算法工具挑選適當變量放入SPM，最后通過鏈接器直接生成可運行的程序。2003年，文獻[10]在他們研究的基礎之上，又加入了對大型數(shù)組進行劃分的策略。

Koc等人[11]在2007通過數(shù)據(jù)的重計算，提出了一種SPM空間優(yōu)化策略，目的是減少片外存儲器的訪問次數(shù)。文中通過多個測試程序對提出的算法進行了實驗仿真；實驗表明，通過文中提出的算法對SPM進行空間優(yōu)化，可以得到大約10.8%的系統(tǒng)性能提升。

除了上面這些軟件方面的優(yōu)化，Angiolini等人[12]提出了一種SPM靜態(tài)布局優(yōu)化技術的硬件架構。該技術在硬件架構上增加了一個指令譯碼器，以確定是從SPM中還是從Cache中取指令。該技術直接作用于包含符號表信息的二進制代碼，無需編譯器也無需源代碼。由于靜態(tài)方法對代碼的分配比較有效，所以文中僅針對代碼進行了分析，沒有對數(shù)據(jù)進行分析。

由于上述SPM設計技術中分配到SPM中的數(shù)據(jù)在程序運行過程中是不變化的，因此這種方法被稱之為靜態(tài)分配方法。近年來，隨著研究SPM動態(tài)設計優(yōu)化技術的熱潮的興起，對SPM靜態(tài)設計優(yōu)化技術的研究逐漸變少。

3.2 SPM動態(tài)設計優(yōu)化技術

上一小節(jié)提到SPM靜態(tài)布局優(yōu)化技術無論是采用程序分析還是借助編譯器驅動，分配到SPM中的數(shù)據(jù)在程序運行過程中都是不變的，都沒有考慮SPM中對象的時間有效性。這在很大程度上限制了SPM的使用率，特別是當SPM容量有限時，一部分高頻訪問的指令和數(shù)據(jù)將不得不被置于片外存儲器中。所以，近期的研究提出了一些SPM動態(tài)設計優(yōu)化技術。

Steinke等人[13]在2002年提出了動態(tài)復制指令至SPM的能耗優(yōu)化方法。該算法根據(jù)文中提出的兩個假設可以得到了可供優(yōu)化的集合，然后再利用模型仿真確定最終的優(yōu)化集合。該方法也有自己的缺陷：首先它的研究對象局限于循環(huán)指令代碼段，而沒有綜合考慮數(shù)據(jù)、變量等因素；其次它只考慮了循環(huán)，而沒有考慮其它影響執(zhí)行頻度的因素，諸如無條件跳轉，條件分支等。針對以上缺陷，Verma等人[14]在2004年提出的優(yōu)化策略中，分析了全局變量、局部變量、指令代碼段，但是沒有考慮到非連續(xù)對象之間跳轉對對象能耗和體積的影響。

由于利用編譯器很難對一些不規(guī)則的訪問進行優(yōu)化，針對這個問題，文獻[15]在2008年提出了一種利用馬爾科夫鏈的基于數(shù)據(jù)訪問預測的SPM動態(tài)管理方法。該方法主要針對那些不易被編譯器優(yōu)化的非規(guī)則的訪問，比如：指針訪問、索引數(shù)組訪問等。

另外，在2010年文獻[16]提出了一種在運行時把最佳的代碼段映射到SPM中的編譯器驅動方法。該算法基于一個貪婪的成本模型，使用編譯器識別程序中的熱點；并且利用DMA方式傳輸?shù)絊PM中，而不是通過處理器顯式裝載和存儲。但是該算法的優(yōu)化只針對的是程序中的熱點，而沒有對數(shù)據(jù)進行優(yōu)化。

Salamy[17]在2012年提出了一種綜合任務調度和SPM數(shù)據(jù)分配的優(yōu)化算法。在嵌入式MPSoC中，多核間的任務調度和片上存儲器的數(shù)據(jù)分配是兩個關鍵問題，本文把這兩個問題結合起來對系統(tǒng)進行了優(yōu)化，可以更好的提升SPM的利用率。

上述動態(tài)管理SPM的研究主要基于對算法和編譯器的優(yōu)化，但在MPSoC的片上存儲器設計中，單純使用軟件方法所獲得的優(yōu)化效果是有限的。因此，同時從硬件架構和軟件策略兩個方面對SPM進行優(yōu)化是研究的趨勢。

Hyungmin[18]在2007年提出一種基于MMU的SPM動態(tài)管理機制，他們對數(shù)據(jù)、代碼和堆棧進行優(yōu)化。但是文中對數(shù)據(jù)、代碼和堆棧分開考慮，未能對整個程序進行優(yōu)化。另外，文中強調了數(shù)據(jù)和代碼的局部性，卻沒有考慮堆棧訪問的局部性。而這些都是可以進一步研究的問題。

Doosan等人[19]在2009年，針對多媒體應用，通過數(shù)據(jù)的可重用性提出了一種結合軟件（編譯器和操作系統(tǒng)）和硬件（數(shù)據(jù)訪問記錄表）技術的綜合優(yōu)化算法。文中通過編譯器分析生成數(shù)據(jù)布局和跟蹤動態(tài)內存訪問的硬件組件，高速緩存的數(shù)據(jù)布局可以應用于一個輸入數(shù)據(jù)模式，該布局技術要在OS中高速緩存運行時的內存管理器幫助下完成。本文中運用的數(shù)據(jù)分配策略利用了動態(tài)應用程序，可以實現(xiàn)高效的高速緩存。

由于SPM動態(tài)設計優(yōu)化技術具有很好的動態(tài)性，可以很好的保持SPM的高效率，所以，近年來一直是SPM相關問題的研究熱點。另外，在近年來的一些研究中，也常常綜合考慮SPM動態(tài)設計技術和靜態(tài)設計技術來進一步提升嵌入式MPSoC的系統(tǒng)性能。

4 SPM和Cache共存時設計優(yōu)化技術

雖然Cache的使用使得嵌入式MPSoC系統(tǒng)，特別是面向多媒體的應用系統(tǒng)，在速度上有了很大的提升，但它卻使得芯片消耗更多的能耗和面積，特別是在實時應用中Cache更是難以勝任。與Cache相比，SPM在能耗、面積和實時性上有所改善，但是需要程序員對代碼布局進行精心安排來優(yōu)化SPM的作用。因此，在近期的研究中，一些研究人員已經(jīng)開始在MPSoC中采用SPM和Cache協(xié)同工作的方式來優(yōu)化嵌入式系統(tǒng)性能了。

在SPM和Cache共存的嵌入式MPSoC系統(tǒng)中，所面臨的問題是：某個嵌入式應用程序編譯后的程序數(shù)據(jù)可以安排在SPM中，也可以安排在片外存儲器中；而如何安排這些數(shù)據(jù)的位置，才能最大程度提高程序的性能，這便是SPM和Cache共存時的片上存儲器設計優(yōu)化技術所要研究的問題。

Kandemir等人[20]在2001年提出了一種動態(tài)的SPM和Cache數(shù)據(jù)劃分的方法。該方法根據(jù)程序訪問成組數(shù)據(jù)的記錄信息，將成組數(shù)據(jù)劃分成塊，然后在指定時刻，再從存在競爭的數(shù)據(jù)塊集合中選擇一些復制到SPM中。

2005年，針對文獻[20]提出的方法，Abstar等人[21]建立了更為復雜的分析模型并提出了一套新的用于描間接索引方式成組數(shù)據(jù)的框架，用于在適當時刻將這類成組數(shù)據(jù)的關鍵部分復制到SPM中。為了減少代碼的修改，在文中的硬件框架中，SPM中的數(shù)據(jù)是通過DMA從片外存儲器中輸入。

在實際的使用中，充分發(fā)揮SPM和Cache共存架構的優(yōu)勢的關鍵在于如何劃分代碼或數(shù)據(jù)，使得兩種片上存儲器更能發(fā)揮自己的優(yōu)點，所以對程序的劃分算法顯得尤為重要，Verma[22]為此提出了一種分配算法，文中認為對Cache進行SPM輔助優(yōu)化的首要問題是得知哪些代碼在運行時會產生Cache丟失；因此，文中在代碼運行時進行跟蹤，并通過生成沖突圖表來描述Cache的行為。

在SPM和Cache共存時，通常是采用以SPM優(yōu)先優(yōu)化代碼的布局，然后才考慮到Cache的作用。這是因為Cache對程序員而言是不可見的，在對Cache進行軟件優(yōu)化時需要花費大量的工作，文獻[23]便是這種研究方式。該文獻在SPM和Cache共存的系統(tǒng)中提出了一種如何把程序和數(shù)據(jù)分配到SPM上的策略，文中通過直接分析應用的二進制代碼，然后在其中插入指令實現(xiàn)片外和片上的跳轉，提高了SPM的利用率，另外還可以針對具體應用獲得最佳的Cache容量。

現(xiàn)有的混合緩存雖然提供了Cache和SPM的靈活分區(qū)，但沒有考慮運行時緩存的自適應性；并且之前的緩存設置平衡技術要么能源利用率低要么需要串行tag和數(shù)據(jù)數(shù)組訪問。針對這個問題，Jason等人[24]于2011年提出了一種自適應混合Cache技術，該技術可以讓SPM塊動態(tài)地從高需求Cache區(qū)向低需求Cache區(qū)進行地址重映射。文中通過重新配置部分Cache作為軟件管理的SPM，使混合Cache可以實現(xiàn)同時處理未知的和可預測的內存訪問模式。

總之，合理選擇并設計片上存儲器架構，動態(tài)劃分Cache和SPM，并對其算法進行優(yōu)化以減少內核訪問外存的次數(shù)，是嵌入式片上存儲器設計優(yōu)化的關鍵，也是幾個重要的研究方向。因為，這些問題直接關系到嵌入式MPSoC的性能、成本和能耗。

5 結語

由于嵌入式MPSoC的片上存儲器與其面積、能耗、性能等幾個關鍵因素直接相關，并且已經(jīng)成為系統(tǒng)性能提升的瓶頸。所以，如何設計嵌入式MPSoC的片上存儲器，已經(jīng)成為一個亟待解決的關鍵問題。本文針對這個問題，詳細地介紹了近十幾年來嵌入式MPSoC片上存儲器設計優(yōu)化技術的相關研究。文中，在介紹了嵌入式MPSoC的兩種片上存儲器SPM和Cache之后，首先對Cache的一些軟硬件設計優(yōu)化技術進行了詳細的綜述；然后針對SPM，本文分別按照SPM靜態(tài)設計優(yōu)化技術和SPM動態(tài)設計優(yōu)化技術進行了綜述性的介紹；最后對SPM和Cache共存時的設計優(yōu)化技術進行了介紹和總結。另外，本文還在綜述和介紹的基礎上討論了當前嵌入式MPSoC片上存儲器的研究熱點問題，并對未來的研究方向和發(fā)展趨勢進行了展望。

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