陸小鋒，張 競，吳燁丹，左童春

(上海大學(xué) 通信與信息工程學(xué)院，上海 200072)

近年來，隨著高性能數(shù)字芯片和圖像處理技術(shù)的不斷發(fā)展，數(shù)字圖像處理在工程領(lǐng)域已經(jīng)得到了廣泛的應(yīng)用。然而傳統(tǒng)的數(shù)字圖像處理技術(shù)主要基于PC軟件，無法滿足低功耗、實(shí)時、低成本的處理要求。基于ASIC或DSP的嵌入式系統(tǒng)雖能滿足部分要求，但ASIC芯片設(shè)計(jì)周期長，靈活性較差，處理速度較慢;DSP芯片設(shè)計(jì)比較復(fù)雜，價格也相對較高，不利于系統(tǒng)總體成本的控制。現(xiàn)場可編程門陣列(Field-programmable Gate Array，F(xiàn)PGA)具有設(shè)計(jì)周期短、邏輯資源豐富、并行化以及數(shù)據(jù)處理速度快等特點(diǎn)，能夠滿足嵌入式系統(tǒng)對低成本、靈活性以及實(shí)時處理的綜合性要求，因而廣泛應(yīng)用于圖像的采集、處理及顯示系統(tǒng)。相比于其他類型的芯片，F(xiàn)PGA在實(shí)現(xiàn)對圖像的高速采集、實(shí)時處理等功能方面有不可替代的優(yōu)勢［4－5］。

1 基于Cyclone FPGA選件電路的圖像空間變換實(shí)驗(yàn)設(shè)計(jì)

圖像空間變換是數(shù)字圖像處理中的基礎(chǔ)性研究內(nèi)容，對于理解圖像的同步信號、格式轉(zhuǎn)換等內(nèi)容有重要意義。本系列實(shí)驗(yàn)共設(shè)計(jì)了四項(xiàng)基于自制SOPC平臺以及Cyclone FPGA選件電路的圖像空間變換實(shí)驗(yàn)項(xiàng)目如表1所示，難度由淺入深，并支持新實(shí)驗(yàn)內(nèi)容的擴(kuò)展。

2 基于自制SOPC嵌入式開發(fā)平臺的實(shí)驗(yàn)硬件系統(tǒng)介紹

2.1 自制SOPC嵌入式開發(fā)平臺介紹

本系列實(shí)驗(yàn)采用自制的SOPC嵌入式開發(fā)平臺，該平臺以Altera公司的Cyclone EP1C6Q240C8芯片為核心，平臺具有完善的視頻、音頻以及各種用戶數(shù)據(jù)接口。系統(tǒng)對外數(shù)據(jù)總線支持供用戶二次開發(fā)的諸多數(shù)據(jù)輸入輸出，利用該平臺可以進(jìn)行視音頻處理和對外接口通信的諸多實(shí)驗(yàn)。

表1 圖像空間變換實(shí)驗(yàn)項(xiàng)目表

圖1 自制SOPC視音頻開發(fā)平臺硬件結(jié)構(gòu)框圖

由圖1平臺硬件結(jié)構(gòu)框圖可見:復(fù)合視頻CVBS信號依次經(jīng)過視頻信號解碼芯片、底層片上可編程系統(tǒng)，底層SOPC平臺將數(shù)字視頻信號通過對外的總線接口輸入到上層的Cyclone FPGA選件模塊進(jìn)行用戶相關(guān)的數(shù)字信號處理;上層Cyclone FPGA選件模塊完成用戶相關(guān)的數(shù)字信號處理要求之后將數(shù)字視頻信號輸出到底層SOPC平臺，最后轉(zhuǎn)化為低壓差分信號輸出到顯示屏上顯示。

2.2 Cyclone FPGA選件電路設(shè)計(jì)

Cyclone FPGA 選件作為底層SOPC平臺的擴(kuò)展部分，通過擴(kuò)展總線接口和底層平臺相連。該選件同樣以Cyclone EP1C6Q240C8芯片為核心，并集成了SDRAM和七段數(shù)碼管等外圍器件。

3 基于Cyclone FPGA選件電路的圖像空間變換實(shí)驗(yàn)設(shè)計(jì)實(shí)現(xiàn)

3.1 視頻直通顯示實(shí)驗(yàn)設(shè)計(jì)實(shí)現(xiàn)

3.1.1 實(shí)驗(yàn)內(nèi)容介紹

初始模擬視頻信號由DVD播放器產(chǎn)生，通過CVBS接口輸入SOPC開發(fā)平臺，經(jīng)SAA7111A視頻解碼芯片AD轉(zhuǎn)換后產(chǎn)生16位RGB565輸出，同時產(chǎn)生時鐘信號LLC和LLC2、行同步信號HS、場同步信號VS以及奇偶時鐘信號RTS0［6］。經(jīng)過底層SOPC平臺的預(yù)處理后，同步時鐘信號和16位數(shù)字視頻信號通過系統(tǒng)擴(kuò)展總線接口進(jìn)入Cyclone FPGA選件，通過對選件中的FPGA編程實(shí)現(xiàn)同步時鐘信號的緩沖以及視頻信號的直通，處理后的信號通過系統(tǒng)對外總線接口返回底層SOPC平臺，經(jīng)由LVDS轉(zhuǎn)換芯片DS90C385轉(zhuǎn)換為LVDS信號輸出到顯示屏上顯示。

3.1.2 實(shí)驗(yàn)結(jié)果與分析

實(shí)驗(yàn)結(jié)果如圖2所示，由圖2可以看出DVD輸入的視頻信號已經(jīng)通過SOPC平臺完整地顯示在了LCD顯示屏上，由此可以通過FPGA選件對輸入的同步時鐘信號和16位數(shù)字視頻信號進(jìn)行進(jìn)一步處理。

3.2 視頻取塊顯示實(shí)驗(yàn)設(shè)計(jì)實(shí)現(xiàn)

3.2.1 實(shí)驗(yàn)內(nèi)容介紹

本實(shí)驗(yàn)通過FPGA選件對輸入的數(shù)字視頻信號進(jìn)行處理后輸出，使顯示屏上顯示原視頻大小的四分之一。選件中FPGA芯片采集的數(shù)字視頻信號的分辨率為720×576。由于是隔行掃描，因此每場的實(shí)際分辨率為720×288。利用像素時鐘和行同步時鐘進(jìn)行計(jì)數(shù)，并設(shè)定計(jì)數(shù)終值分別為每行像素點(diǎn)數(shù)和每場行數(shù)的1/2，即當(dāng)像素時鐘計(jì)數(shù)值小于360且行同步時鐘小于144時輸出視頻信號，否則不輸出。

圖2 圖像直通顯示實(shí)驗(yàn)結(jié)果

3.2.2 實(shí)驗(yàn)結(jié)果與分析

實(shí)驗(yàn)結(jié)果如圖3所示，由圖3可以看出DVD輸入的視頻信號經(jīng)過Cyclone FPGA選件的采樣后僅顯示為原圖像的四分之一，通過更改取塊模塊中計(jì)數(shù)器的計(jì)數(shù)終值即可實(shí)現(xiàn)任意大小、任意位置的取塊顯示。

圖3 圖像取塊顯示實(shí)驗(yàn)結(jié)果

3.3 視頻縮小顯示實(shí)驗(yàn)設(shè)計(jì)實(shí)現(xiàn)

3.3.1 實(shí)驗(yàn)內(nèi)容介紹

本實(shí)驗(yàn)通過FPGA選件對輸入的數(shù)字視頻信號進(jìn)行1/16采樣處理后輸出，使顯視頻上顯示縮小256倍的圖像，即把輸入分辨率為720×576的數(shù)字視頻信號縮小為分辨率為45×36的數(shù)字視頻信號并輸出顯示。

3.3.2 實(shí)驗(yàn)實(shí)現(xiàn)

該設(shè)計(jì)共包含五條同步信號線和四個模塊，其中兩個為完全相同的FPGA片內(nèi)雙口RAM模塊，兩個為功能相似RAM控制模塊，采用乒乓操作的方法存儲和讀取視頻數(shù)據(jù)［7］。

雙口RAM控制模塊利用輸入的同步信號對視頻數(shù)據(jù)進(jìn)行采樣，采樣所得數(shù)據(jù)送入RAM存儲，同時提供讀寫RAM模塊所需的讀寫地址和讀寫使能信號。

雙口RAM有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨(dú)立的系統(tǒng)同時對其進(jìn)行隨機(jī)性的訪問，用于存儲對輸入圖像采樣所得的像素點(diǎn)數(shù)據(jù)［8－9］。綜合考慮縮小后每場圖像所需的存儲容量(45×36×16 bits=25 920 bits)和選件FPGA的片內(nèi)可利用資源情況，本實(shí)驗(yàn)開辟的兩塊FPGA片內(nèi)RAM空間大小為32 768 bits。

3.3.3 實(shí)驗(yàn)結(jié)果與分析

實(shí)驗(yàn)結(jié)果如圖4所示，由圖4可以看出從DVD輸入視頻信號經(jīng)采樣后顯示為縮小的圖像。通過更改RAM控制模塊中采樣計(jì)數(shù)器的值控制縮小后圖像的分辨率，更改RAM輸出切換模塊的值可以控制縮小后圖像在顯示屏上的顯示位置。

圖4 圖像縮小顯示實(shí)驗(yàn)結(jié)果

3.4 畫中畫顯示實(shí)驗(yàn)

3.4.1 實(shí)驗(yàn)內(nèi)容介紹

本實(shí)驗(yàn)要求在實(shí)驗(yàn)3縮小圖像的基礎(chǔ)上，將縮小后的圖像與直通的圖像疊加顯示，實(shí)現(xiàn)畫中畫特效。

3.4.2 實(shí)驗(yàn)技術(shù)框圖

畫中畫實(shí)驗(yàn)技術(shù)框圖如圖5所示。

該設(shè)計(jì)在實(shí)驗(yàn)3設(shè)計(jì)的基礎(chǔ)上增加了一個輸出信號選擇模塊，該模塊的功能是利用輸入的同步時鐘信號控制輸入端的選擇，使輸出信號在兩個RAM和原視頻信號間切換?；緦?shí)現(xiàn)方法是:當(dāng)奇偶信號為高電平(奇數(shù)場)時，從片內(nèi)RAM2讀取視頻數(shù)據(jù)并向片內(nèi)RAM1寫入視頻數(shù)據(jù);當(dāng)奇偶信號為低電平(偶數(shù)場)時，從片內(nèi)RAM1讀取視頻數(shù)據(jù)并向片內(nèi)RAM2寫入視頻數(shù)據(jù)，同時由計(jì)數(shù)器控制縮小后圖像在指定區(qū)域輸出顯示;在顯示屏其他區(qū)域仍輸出未經(jīng)處理的視頻信號，最終在顯示屏上實(shí)現(xiàn)縮小后圖像和原圖像疊加的畫中畫效果。

3.4.3 實(shí)驗(yàn)結(jié)果與分析

實(shí)驗(yàn)結(jié)果如圖6所示，由圖6可以看出從DVD輸入視頻信號與經(jīng)過采樣后輸出的縮小圖像疊加在了一起，形成畫中畫的顯示效果。由于該系列的FPGA的片內(nèi)RAM資源有限，因此采樣后縮小圖像的分辨率受到限制，如果需要更大的縮小后圖像，則可以采用片外SDRAM來緩存視頻信號數(shù)據(jù)。

圖5 畫中畫顯示技術(shù)框圖

圖6 畫中畫顯示實(shí)驗(yàn)結(jié)果

4 結(jié)束語

本系列實(shí)驗(yàn)基于自主設(shè)計(jì)開發(fā)的SOPC嵌入式開發(fā)平臺及Cyclone FPGA選件電路，結(jié)合數(shù)字圖像處理的基本知識，利用Verilog硬件描述語言編程的基本方法成功地實(shí)現(xiàn)了圖像直通顯示、圖像取塊顯示、圖像縮小顯示和畫中畫顯示的圖像空間變換實(shí)驗(yàn)設(shè)計(jì)，為利用以FPGA為核心的嵌入式平臺進(jìn)行數(shù)字圖像處理提供了一種高效而靈活的實(shí)驗(yàn)設(shè)計(jì)參考方案。

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